「clock level」に関連した英語例文の一覧と使い方 - Weblio英語例文検索

For the clock signal, a high level voltage and a low level voltage are alternately repeated.例文帳に追加

クロック信号は、ハイレベルの電圧とローレベルの電圧を交互に繰り返す。 - 特許庁

A clock level simulator 102 simulates the clock level description 3 to compute the work rate of a storage element and that of an computing element indicated in the clock level description 3.例文帳に追加

クロックレベル記述３を、クロックレベルシミュレーション装置１０２でシミュレーションし、クロックレベル記述３で示される記憶素子及び演算器の稼働率をそれぞれ算出する。 - 特許庁

While the clock n, the level -V1, the clock n+1 and the level V2 are used, the part between the point b and the point c is linearly interpolated.例文帳に追加

ａの直後の基準クロックｎ＋１の時点、即ちｃ点での受信波のレベルＶ２を求める。 - 特許庁

Then, the output of the clock multiplexer 116 follows the phase level of the second clock signal.例文帳に追加

その後、クロックマルチプレクサ１１６の出力は第２のクロック信号のフェーズレベルに従う。 - 特許庁

OSCILLATION LEVEL DETECTING CIRCUIT FOR MICROCOMPUTER DRIVING CLOCK SIGNAL例文帳に追加

マイクロコンピュータ駆動クロック信号の発振レベル検出回路 - 特許庁

In the display device, a signal supply part maintains a clock signal and a clock bar signal having an inverse phase to that of the clock signal alternately at a high level and a low level.例文帳に追加

本発明による表示装置では信号提供部がクロック信号とクロックバー信号とを互いに逆位相でハイレベルとローレベルとに交互に維持する。 - 特許庁

A first clock signal has a potential level different from a second clock signal, and the first clock signal and the second clock signal are synchronized.例文帳に追加

第１のクロック信号は第２のクロック信号と異なる電位レベルを有し、第１のクロック信号と第２のクロック信号とは同期している。 - 特許庁

A clock identification part 2b separates the clock signal by detecting a high level of the clock signal when a voltage level of a received signal is equal to or more than a first threshold, and detecting a low level of the clock signal when the voltage level of the received signal is lower than the first threshold.例文帳に追加

クロック識別部２ｂは、受信信号の電圧レベルが第１の閾値以上の場合に、クロック信号のハイレベルを検出し、第１の閾値よりも低い場合にクロック信号のロウレベルを検出することで、上記クロック信号を分離する。 - 特許庁

A high level is set to a clock A for a transmission period and a low level is set to the clock A for a reception period in the case of burst transmission.例文帳に追加

バースト送信において、その送信期間ではクロックＡがハイレベルとされ、受信期間ではクロックＡがロウレベルとされる。 - 特許庁

An output selection circuit selects a signal V3 when the clock signal is at the low level, and selects a signal of 0 when the clock signal is at the high level.例文帳に追加

出力選択回路は、クロック信号がローレベルのときに信号Ｖ３を、ハイレベルのときにゼロの信号を選択する。 - 特許庁

Therefore, at such a time, the level of an adjusted clock S2 is still low.例文帳に追加

よって、この時調整済クロックＳ２はローレベルのままである。 - 特許庁

To provide a delay clock generator which generates a delay clock with high level of accuracy.例文帳に追加

遅延クロックを高精度に生成する遅延クロック生成装置を提供することを目的とする。 - 特許庁

The transmission side 1 superimposes an 'H' level of the clock signal on a '0' level of the data signal and also superimposes an 'L' level of the clock signal and a DC bias on a '1' level of the data signal.例文帳に追加

送信側１では、データ信号の「０」にクロック信号の「Ｈ」を重畳し、データ信号の「１」にクロック信号の「Ｌ」を重畳すると共に直流バイアスを重畳する。 - 特許庁

The clock sensor can sense an input clock signal with a very small level to sense the presence of the clock input.例文帳に追加

このクロックセンサは、非常に小さい振幅の入力クロック信号を検出することができ、クロック入力の存在を検出する。 - 特許庁

A clock multiplexer 116 receives a first clock input and provides a clock output 118 and determines a low phase output level in the clock output in response to a low phase input level in a first clock output.例文帳に追加

クロックマルチプレクサ１１６は、第１のクロック入力を受信し、クロック出力１１８を提供し、第１のクロック出力における低フェーズ入力レベルに応答してクロック出力における低フェーズ出力レベルを判定する。 - 特許庁

A clock conversion device 2 comprises: a level shifter 3 in which conversion operation of a level performed according to a positive edge of the clock is done more rapidly than conversion operation of the level performed according to a negative edge of the clock when the clock level is converted; and a means to supply a clock to the level shifter 3 when a signal to the effect that the positive edge of the clock is used, is input.例文帳に追加

本発明の一態様は、クロックのレベルを変換する場合に、クロックのポジエッジに応じて行われるレベルの変換動作の方が、クロックのネガエッジに応じて行われるレベルの変換動作よりも速いレベルシフタ３と、クロックのポジエッジを用いる旨の信号を入力した場合に、レベルシフタ３にクロックを提供する手段とを具備するクロック変換装置２である。 - 特許庁

The level shift and the latch are clocked on the opposed shift of the clock.例文帳に追加

レベル・シフトとラッチはクロックの対向するシフト上でクロックされる。 - 特許庁

in the old days in Japan, a water clock that indicated time by utilizing changing water level 例文帳に追加

昔,水の流出による水位の変化を利用した水時計 - EDR日英対訳辞書

A transmitting clock generator 13 generates a transmitting clock 3 as an interface of the UTOPIA level 2.例文帳に追加

送信クロック生成部１３はＵＴＯＰＩＡレベル２のインタフェースとして送信クロック３を生成する。 - 特許庁

To provide a clock regeneration circuit which reproduces a high-quality clock signal from a multi-level input signal.例文帳に追加

多値入力信号から高品質なクロック信号を再生するクロック再生回路を提供する。 - 特許庁

During a low level period of the internal clock signal ϕCK, an address signal is a high level output, when the internal clock signal ϕCK is transitted to a high level, an address signal of a high level is outputted as it is, only an address signal of a low level is made a high level and transferred.例文帳に追加

内部クロック信号φＣＫがローレベル期間には、ハイレベル出力になっており、内部クロック信号φＣＫがハイレベルに遷移すると、ハイレベルのアドレス信号はそのまま出力し、ローレベルのアドレス信号だけをハイレベルにして転送する。 - 特許庁

The clock multiplexer 116 receives a second clock input and determines a low phase input level in the second clock input signal.例文帳に追加

クロックマルチプレクサ１１６は、第２のクロック入力を受信し、第２のクロック入力信号における低フェーズ入力レベルを判定する。 - 特許庁

The signal generating circuit 34 generates a sub-clock signal which is generated based on a basic clock signal CLK1 and has the 1/2 frequency of the basic clock signal, a reversed sub-clock signal (/CLK2) which is reverted the sub-clock signal, an H level signal, and an L level signal.例文帳に追加

信号生成部３４は、基本クロック信号ＣＬＫ１に基づいて生成されその周波数が１／２からなる副クロック信号ＣＬＫ２、これを反転した反転副クロック信号（／ＣＬＫ２）、Ｈレベル信号、Ｌレベル信号をそれぞれ生成する。 - 特許庁

This card can special summon a monster in my hand that has a lower level than a clock knight on the field!例文帳に追加

このカードはフィールドのクロック・ナイトより レベルの低いモンスターを - 映画・海外ドラマ英語字幕翻訳辞書

At the timing that the logic level of the latch strobe signal LS changes from the high level to a low level, the output of the clock pulse of a source clock signal SCK for performing the capture of the data is stopped.例文帳に追加

ラッチストローブ信号ＬＳの論理レベルがハイレベルからローレベルに変化するタイミングでは、データの取り込みを行うためのソースクロック信号ＳＣＫのクロックパルスの出力を停止させる。 - 特許庁

To detect the halt or level abnormality of a clock signal inputted to a logic circuit during either of the high-level period and low-level period of the clock signal, and to reset a digital signal conditioning block when abnormal conditions are encountered.例文帳に追加

ロジック回路に入力のクロック信号がＨｉ及びＬｏ期間のどちらでもその停止やレベルの異常を検出し、異常時にはデジタル信号処理ブロックをリセットする。 - 特許庁

Clock signals CLK are inverted by a level shift section 50, level shifted to a power supply voltage VCC2 and supplied to the NAND section 20i as clock signals /CK.例文帳に追加

クロック信号ＣＬＫはレベルシフト部５０で反転され、電源電圧ＶＣＣ２にレベルシフトされてクロック信号／ＣＫとしてＮＡＮＤ部２０ｉに与えられる。 - 特許庁

The high level bank is preferably accessible in a single clock cycle.例文帳に追加

高レベルのバンクは単一のクロック・サイクルでアクセス可能であることが望ましい。 - 特許庁

A pulse edge detection circuit 1 detects the level of a first clock SCK1 on a first clock line 11 and generates a one-shot pulse P when the level is changed.例文帳に追加

パルスエッジ検出回路１は、第１クロックライン１１上の第１クロックＳＣＫ１のレベルを検出し、レベル変化が生じたら１ショットパルスＰを生成する。 - 特許庁

To match clock phases between an active system and a standby system of a clock supply unit for supplying clocks being phase-coherent with a clock from an upper level.例文帳に追加

上位からのクロックに位相同期したクロックを供給するクロック供給装置に関し、現用系と予備系とのクロックの位相を一致させる。 - 特許庁

The internal clock generating circuit 150 stops generation of an internal clock signal for a fixed period conforming to timing at which the signal level of an internal clock enable-signal is varied.例文帳に追加

内部クロック発生回路１５０は、内部クロックイネーブル信号の信号レベルが変化するタイミングから一定期間内部クロック信号の発生を停止する。 - 特許庁

The clock controller controls the driving clock in the readout period so that the level of the driving clock is maintained at least over the access period in the readout period.例文帳に追加

そして、クロック制御部は、駆動クロックのレベルが読み出し期間の少なくともアクセス期間中維持されるように、読み出し期間の駆動クロックを制御する。 - 特許庁

At the time of scanning test, an internal clock generating circuit 3 outputs a clock signal for test of high level width smaller than a clock signal CLK at the time of normal operation.例文帳に追加

スキャンテスト時に内部クロック生成回路３では通常動作時のクロック信号ＣＬＫよりも小さいハイレベル幅のテスト用クロック信号を出力する。 - 特許庁

To provide a clock interruption detection circuit with a small circuit scale that can effectively 'detect clock interruption' even when a clock signal is stopped at an H or L level.例文帳に追加

クロック信号がＨレベル又はＬレベルで停止した場合でも効果的に「クロック断検出」が可能な小回路規模のクロック断検出回路を提供する。 - 特許庁

A clock gating cell 9 outputs only the reference clock PS0 which has started up when the carry signal C-SEL is the H level as an operating clock BCLK.例文帳に追加

クロックゲーティングセル９は、キャリー信号Ｃ−ＳＥＬがＨレベルのときに立ち上がった基準クロックＰＳ０のみを、動作クロックＢＣＬＫとして出力する。 - 特許庁

In the clock path extraction device 1, a clock path search part 11 analyzes RTL (Register Transfer Level) description data 100 and searches for a clock path from a clock terminal of a designated module to a clock generation start point, a clock path extraction part 12 eliminates an invalid clock path on the basis of clock control information 200 and extracts only a valid clock path.例文帳に追加

実施形態のクロック経路抽出装置１は、クロック経路探索部１１が、ＲＴＬ記述データ１００を解析し、指定されたモジュールのクロック端子からクロック生成起点までのクロック経路を探索し、クロック経路抽出部１２が、クロック制御情報２００にもとづいて無効クロック経路を除外し、有効クロック経路のみを抽出する。 - 特許庁

To prevent NBTI deterioration of a clock tree wiring in a wafer-level burn-in test.例文帳に追加

ウェハレベルバーンインテスト時におけるクロックツリー配線のＮＢＴＩ劣化を防止する。 - 特許庁

A constant current I2 flows through FETs 212-214 when the clock pulse is in an L level.例文帳に追加

クロックパルスのＬレベル時にＦＥＴ２１２〜２１４に定電流Ｉ２が流れる。 - 特許庁

A microcomputer (1) includes a clock generator (2) configured as a clock supply source, functional modules operated in sync with a clock signal CLK, level sense type sequence circuits (12-14) which are contained in the functional modules and configured as clock supply destinations, a clock supply system (11) which propagates the clock signal to the level sense type sequence circuits, etc.例文帳に追加

マイクロコンピュータ（１）は、クロック供給元とされるクロック発生回路（２）と、クロック信号ＣＬＫに同期動作する機能モジュールと、機能モジュールに含まれ、クロック供給先とされるレベルセンス型順序回路（１２〜１４）と、クロック信号をレベルセンス型順序回路に伝播するクロック供給系（１１）等とを備える。 - 特許庁

To provide a sampling clock generation circuit and teletext broadcasting data sampling circuit, in which a more accurate sampling clock can be generated from an input signal, without being affected by the accuracy of a slice level.例文帳に追加

入力信号から、スライスレベルの精度に影響されずにより正確なサンプリングクロックを生成する。 - 特許庁

To make constant the signal width of a sub-clock signal even when the high level or low level width of a main clock signal from the outside part is shorter than an inverted delay time at the time of generating a sub-clock signal synchronizing with a main clock signal from the main clock signal and the inverted delay signal.例文帳に追加

外部からの主クロック信号とその反転遅延信号から主クロック信号に同期する副クロック信号を生成する際、主クロック信号のハイレベル又はロウレベル幅が反転遅延時間より短い場合にも副クロック信号の信号幅が一定であるようにする。 - 特許庁

The clock voltage doubler uses two signals: a level shift clock signal in phase to a boosted clock and a level shift clock signal with an opposite phase thereto to produce a well bias voltage in a full wave rectification form, and supplies the produced voltage to a well of a transistor for driving the boosted clock signal.例文帳に追加

昇圧クロックに対して同相のレベル・シフト・クロック信号と、これと反転位相のレベル・シフト・クロック信号の２つを使用して、ウェル・バイアス電圧を全波整流の形で生成し、生成した電圧を、昇圧クロック信号を駆動するトランジスタのウェルに供給する。 - 特許庁

The plurality of functions are described in a language in which a register is a variable as a clock level simulator 8 that is a clock level description.例文帳に追加

アルゴリズム記述３の複数機能を単位クロックの中で動作が可能である部分機能に分解し、その複数機能を回復するためにその部分機能を組み立てる。 - 特許庁

The frequency-division clock signal is varied to the high level in accordance with the frequency clock set signal and varied to the low level in accordance with the frequency-division reset signal.例文帳に追加

分周クロックセット信号に従って、分周クロック信号をハイレベルに変化させ、分周クロックリセット信号に従って、分周クロック信号をロウレベルに変化させる。 - 特許庁

The one level shift clock signal is given to a gate of a MOS transistor and the other level shift clock signal is given to the source, and the well bias voltage is obtained from the drain.例文帳に追加

一方のレベル・シフト・クロック信号をＭＯＳトランジスタのゲートに接続し、このソースには他方のレベル・シフト・クロック信号を接続し、残りのドレインからウェル・バイアス電圧を得る。 - 特許庁