「clock level」に関連した英語例文の一覧と使い方(8ページ目) - Weblio英語例文検索

A clock control section 6 supplies a clock of predetermined frequency to digital circuits which are operative in passive mode only in a signal reception period detected by an RF level detecting circuit 11 of an RF front-end section 1 based upon an external clock OSC so that those digital circuits function in normal operation states.例文帳に追加

クロック制御部６は、ＲＦフロントエンド部１のＲＦレベル検出回路１１により検出されたＲＦ信号受信期間に限り、パッシブモードにおいて動作するディジタル回路へ、それら各ディジタル回路が通常動作状態で機能するように外部クロックＯＳＣをもとに所定周波数のクロック信号を供給する。 - 特許庁

A clock control unit 102 produces a control signal SS-CONT at a first substantially steady state logic level indicative of a sleep mode and at a second substantially steady state logic level indicative of a normal mode.例文帳に追加

クロック制御部１０２は、実質的に定常状態の第１論理レベルにおいてスリープモードを示し、実質的に定常状態の第２論理レベルにおいて通常モードを示す制御信号ＳＳ−ＣＯＮＴを生成する。 - 特許庁

When the input voltage VIN drops by a certain value or over, a reset circuit 44 resets a node n11 to a grounding potential, in case that a clock CLK1 changes from H level to L level, thereby preventing a NMOS transistor 21 from being turned on.例文帳に追加

入力電圧ＶＩＮが一定値以下に低下すると、クロックＣＬＫ１がＨレベルからＬレベルに変化した場合に、リセット回路４４は、ノードｎ１１を接地電位にリセットし、ＮＭＯＳトランジスタ２１がＯＮになることを防ぐ。 - 特許庁

The correlation data creating part 302 reads block level design data 310, a block level test bench 311, a measuring setting file 312, and a clock-RAM specifying file 313, and creates correlation data 323 as intermediate data.例文帳に追加

相関関係データ作成部３０２は、ブロックレベル設計データ３１０、ブロックレベルテストベンチ３１１、計測設定ファイル３１２、およびクロック・ＲＡＭ指定ファイル３１３を読み込んで、相関関係データ３２３を中間データとして作成する。 - 特許庁

At the first half domain of the reference clock, when a direction register 201 outputs the output state 'H', an I/O port terminal 218 becomes 'H' level; the direction register 201 outputs the input state 'L', the I/O port terminal 218 becomes 'L' level.例文帳に追加

基準クロックの前半領域では、方向レジスタ２０１が出力状態“Ｈ”を出力するときは、Ｉ／Ｏポート端子２１８は“Ｈ”レベルになり、入力状態“Ｌ”を出力するときは、Ｉ／Ｏポート端子２１８は“Ｌ”レベルになる。 - 特許庁

When the temperature correction request signal A is supplied to the RTC-IC 10, a switching circuit 13 switches a switching signal B from an L level to an H level and a correcting circuit 15 corrects the frequency of a reference clock signal CLK.例文帳に追加

ＲＴＣ−ＩＣ１０に温度補正要求信号Ａが供給された場合、切換回路１３は切換信号ＢをＬレベルからＨレベルに切換え、補正回路１５にて基準クロック信号ＣＬＫの周波数補正を行う。 - 特許庁

Since both of the frequency of the operation clock signal CPCK and the level of the power source voltage E depend on the voltage level of the voltage control signal LPS, the reduction of power consumption and the moderate operation speed can simultaneously be realized.例文帳に追加

動作クロック信号ＣＰＣＫの周波数と電源電圧Ｅのレベルは、いずれも電圧制御信号ＬＰＳの電圧レベルに依存しているので、消費電力の低減と適度な動作速度とを同時に実現することができる。 - 特許庁

Then, the clock signal CLK is changed from the low level to a high level after obtaining sufficient current supplying ability by restoration of the common power voltage VCC and the data line DL, so that writing to residual memory cells is carried out to the residual memory cells.例文帳に追加

そして、共通電源電圧ＶＣＣ及びデータ線ＤＬが回復し、十分な電流供給能力を有した後にクロック信号ＣＬＫをロウレベルからハイレベルに変化させることで、残りのメモリセルについて書き込みを行う。 - 特許庁

The inspecting circuit section 5 converts the data input serially in a clock cycle via an inspection data input terminal 10 into a parallel state, and the converted data for inspection is level-converted by a level shift circuit 9 and is provided to the circuit section 4 to be inspected.例文帳に追加

そして、検査回路部５は、検査データ入力端子１０を介してクロック同期でシリアルに入力されるデータをパラレルに変換して、変換した検査用データをレベルシフト回路９でレベル変換して被検査回路部４に与える。 - 特許庁

The detection part receives input data in response to a clock signal and when the logic value of input data before the received input data is a first level continuously, the first control signal is generated to control the voltage level of the output node.例文帳に追加

検出部は、クロック信号に応答して入力データを受けて、その入力データの以前の入力データの論理値が連続的に第１レベルである場合、第１制御信号を発生して出力ノードの電圧レベルを制御する。 - 特許庁

When the temperature correction request signal A is supplied to the RTC-IC 10, a switching circuit 13 switches a switching signal from an L level to a H level, and conducts the frequency correction for a reference clock signal CLK in a correction circuit 15.例文帳に追加

ＲＴＣ−ＩＣ１０に温度補正要求信号Ａが供給された場合、切換回路１３は切換信号ＢをＬレベルからＨレベルに切換え、補正回路１５にて基準クロック信号ＣＬＫの周波数補正を行う。 - 特許庁

A start bit S is detected by a start bit detecting circuit 20, and when a start bit detecting signal STB becomes a high level, a mask of an operation clock SK by an AND circuit 25 is released, and supply of a clock CK to a shift register 23 is started.例文帳に追加

スタートビット検出回路２０にてスタートビットＳが検出され、スタートビット検出信号ＳＴＢがハイレベルになると、ＡＮＤ回路２５による動作クロックＳＫのマスクが解除され、シフトレジスタ２３に対するクロックＣＫの供給が開始される。 - 特許庁

Since a level judgment circuit 216 judges whether the signal frequency of the clock signal is higher than a prescribed reference frequency or not, it can be precisely judged whether the frequency of the clock signal is low or high.例文帳に追加

このコンパレータ回路の出力信号からクロック信号の信号周波数が所定の基準周波数より高周波か低周波かを高低判定回路２１６が判定するので、クロック信号が低周波か高周波かを高精度に判定できる。 - 特許庁

When load data LDA set to a final stage flip-flop FFn of the counter A1 is at a high level, the timing correction and adjustment circuit Z delays a load clock LC by a prescribed time, doubles its pulse width and supplies the resulting clock to the counter B1 without any further modification.例文帳に追加

カウンタＡ１の最後段フリップフロップＦＦｎに設定されるロードデータＬＤAが“Ｈ”レベルのとき、タイミング補整回路ＺはロードクロックＬＣを所定時間遅延させ、かつ、パルス幅を２倍にしてそのままカウンタＢ１側へ供給する。 - 特許庁

An output signal from a level detector 15 is observed at the timing of a clock generated by a voltage controlled oscillator 11, and the synchronization of the symbol of a received signal with the clock is decided on the basis of whether or not the output signal is a constant.例文帳に追加

電圧制御発振器１１により生成されたクロックのタイミングでレベル検出器１５からの出力信号を観測し、その出力信号が一定値か否かに基づいて、受信信号のシンボルと上記クロックとの同期を判定する。 - 特許庁

By this setup, signals of high level are outputted to a logic circuit 8 from the clock control register 7 to shut off the logic circuit 8, and clock signals are stopped from being supplied to a functional macro module, whereby useless power consumption can be reduced.例文帳に追加

これにより、クロック制御レジスタからハイレベルの信号が論理回路に出力されて論理回路を遮断し、機能マクロモジュールへのクロックの供給を停止して機能マクロモジュールの動作を停止することにより、無駄な消費電力を削減する。 - 特許庁

In a mode C, the first clock is kept at the VDD, the second clock CKb is changed from the GND to a high level (VDD), the third switching element SW3 is turned on, and the first and second switching elements SW1 and SW2 are turned off.例文帳に追加

モードＣにおいて、第１のクロックＣＫａをＶＤＤに維持し、第２のクロックＣＫｂをＧＮＤから高レベル（ＶＤＤ）に変化させると共に、第３のスイッチング素子ＳＷ３をオンし、第１及び第２のスイッチング素子ＳＷ１，ＳＷ２をオフする。 - 特許庁

A macro delay model F2 has been formed in advance, and a delay calculation of a top level is performed using the delay model F2, and thus the clock skew between each of macros 2 and 3 of clock supply targets in a function block which is a design target is reduced.例文帳に追加

予めマクロの遅延モデルＦ２を作成し、この遅延モデルＦ２を用いてトップレベルの遅延計算を行うことにより、設計対象とする機能ブロック内のクロック供給対象のマクロ２，３の各々間のクロックスキューを削減する。 - 特許庁

In a mode B, the second clock CKb is kept at the GND, the first clock CKa is changed to a high level (VDD), the second switching element SW2 is turned on, and the first and third switching elements SW1 and SW3 are turned off.例文帳に追加

モードＢにおいて、第２のクロックＣＫｂをＧＮＤに維持し、第１のクロックＣＫａを高レベル（ＶＤＤ）に変化させると共に、第２のスイッチング素子ＳＷ２をオンし、第１及び第３のスイッチング素子ＳＷ１，ＳＷ３をオフする。 - 特許庁

The delay circuit 130 of the first signal generator delays waveform data by the sampling clock according to the calculated value, and phase adjustment circuits 216 and 218 of the second signal generator delay the waveform data at the phase level of the sampling clock.例文帳に追加

この計算値に応じて、第１信号発生装置の遅延回路１３０は波形データをサンプリング・クロック単位で遅延し、第２信号発生装置の位相調整回路２１６及び２１８は波形データをサンプリング・クロックの位相レベルで遅延する。 - 特許庁

A wiring layer which is formed on a lower layer side out of the plurality of wiring layers and whose film thickness is small is used as at least a part of a clock signal line on an end side of the clock signal distribution circuit, so that deterioration of the level of integration can be restrained.例文帳に追加

前記クロック信号分配回路における末端側の少なくとも一部のクロック信号線には、複数の配線層の内の下層側に形成された、膜厚が薄い方の前記配線層を用いるので、集積度の低下が抑制できる。 - 特許庁

After the test data have been stored, when the logic level of the select signal SL is varied, the selector 22 selects an internal clock CLK generated by an internal oscillating circuit 21, and a core logic part 23 generates output data through the action synchronized with the clock CLK.例文帳に追加

テスト用データが格納された後、セレクト信号ＳＬの論理レベルを変化させると、セレクタ２２は、内部発振回路２１の発生する内部クロックＣＬＫを選択し、コアロジック部２３が該クロックＣＬＫに同期した動作で出力データを生成する。 - 特許庁

In the pulse signal generating apparatus comprising a pulse signal generating section to which a predetermined clock signal is transmitted, and which generates a pulse signal by switching a pulse level and a non-pulse level in accordance with the clock, the transmission is cut off so as not to incur the switching while the pulse signal is at the pulse level and until a pulse width of the signal reaches the predetermined width.例文帳に追加

所定のクロック信号が伝達され、該クロックに応じてパルスレベルと非パルスレベルを切り替えることによりパルス信号を生成するパルス信号生成部を備えたパルス信号生成装置において、前記パルス信号がパルスレベルとなっている間であって、該信号のパルス幅が所定幅に達するまでは、前記伝達を遮断して前記切り替えが生じないようにしたパルス信号生成装置とする。 - 特許庁

An apparatus includes a VCXO, a memory for storing a reference frequency and a reference level as a voltage level for causing the VCXO to generate a clock having the reference frequency, and a D/A converter control unit and a D/A converter which generate the clock having the required frequency by applying the reference frequency stored in the memory and a voltage determined with reference to the reference level to the VCXO.例文帳に追加

ＶＣＸＯと、基準周波数とこの基準周波数のクロックをＶＣＸＯに発生させる電圧のレベルである基準レベルとを記憶するメモリと、必要な周波数のクロックを、メモリに記憶されている基準周波数および基準レベルを基準に求められる電圧をＶＣＸＯに与えて発生させるＤ／Ａコンバータ制御部およびＤ／Ａコンバータと、を有する装置において、下記の処理を行う。 - 特許庁

In a period when the clock signal CLK is at a low level, the central transistor is off, so that no current flows through any memory cells including a memory cell related with an insulation breakdown capacitor.例文帳に追加

そして、クロック信号ＣＬＫがロウレベルの期間はセルトランジスタがオフのため、絶縁破壊されたキャパシタに係るメモリセルも含めて全てのメモリセルに電流が流れない。 - 特許庁

Wires Ld1 and Ld1x, and Ld2 and Ld2x from the plurality of input pads PADd1 and PADd1x, and PADd2 and PADd2x to the clock input circuit (level shifters 7A1 and 7A2) are set nearly equal in resistance among the plurality of clocks.例文帳に追加

複数の入力パッドＰＡＤｄ１，ＰＡＤｄ１ｘ，ＰＡＤｄ２，ＰＡＤｄ２ｘからクロック入力回路（レベルシフタ７Ａ１，７Ａ２）までの配線Ｌｄ１，Ｌｄ１ｘ，Ｌｄ２，Ｌｄ２ｘの抵抗が、複数のクロック間でほぼ等しく設定されている。 - 特許庁

To obtain the real-time virtual device driver and its data processing method which give a time stamp to each character received on a ring-0 level by using a real-time clock.例文帳に追加

リアルタイムクロックを用いて、リング‐０レベルで受信された各キャラクタにタイムスタンプを付与する、リアルタイムバーチャル装置用ドライバとそのデータ処理方法を提供すること。 - 特許庁

To switch the frequency of a processor clock signal or the like in response to a signal indicating a required performance level so that a processor can operate at different performance levels.例文帳に追加

プロセッサが、異なる性能レベルで動作できるように、必要とされる性能レベルを示す信号に応答して、プロセッサ用クロック信号の周波数などを切り替える。 - 特許庁

Consequently, the potential of the wiring 10a is nearly 0 and the input signal to the gate terminal 2G of a buffer 4 goes down to a low level, so the clock signal inputted to terminals 2A1 and 2A2 is amplified by the buffer 4 and supplied to the extension module 2.例文帳に追加

このとき、バッファ４は、出力端子２Ｙ１、２Ｙ２からクロック信号を出力し、メモリ拡張モジュール２上のＳＤＲＡＭ８に供給する。 - 特許庁

Timing when the switching element 34-j is turned on is made to differ from timing when the level of a clock signal TCK for inspection for specifying an operation of an inspecting circuit 3 is changed.例文帳に追加

検査スイッチング素子３４−ｊをオンするタイミングは、検査用回路３の動作を規定する検査用クロック信号ＴＣＫのレベル変化のタイミングとは異なっている。 - 特許庁

When a clock signal CK is 'H' and an input pulse signal in (a 1st control signal) is 'H', n type transistors M15, 16 are turned on and an output node/OUT becomes the ground level.例文帳に追加

クロック信号ckが“Ｈ”であり、入力パルス信号in(第１制御信号))が“Ｈ”の場合には、ｎ型トランジスタＭ15,Ｍ16がオンして出力ノード/OUTはGNDレベルになる。 - 特許庁

When the received stream is a real-time stream sent out of the server 11 in real time, the frequency of the reproduction clock is controlled according to the fill level of the buffer.例文帳に追加

受信されたストリームがサーバ１１からリアルタイムに送出されるリアルタイムストリームである場合、再生クロックの周波数はバッファのフィルレベルに応じて制御される。 - 特許庁

A level shift circuit constituted of a capacitor C2 and resistors R1, R2 shifts a voltage of a clock signal CLK input to an input terminal 12.例文帳に追加

コンデンサＣ２および抵抗素子Ｒ１，Ｒ２によって構成されるレベルシフト回路は、入力端子１２に入力されるクロック信号ＣＬＫの電圧をシフトする。 - 特許庁

To provide a phase error detection circuit which stabilizes a phase lock characteristic without being affected by DC level variations of an input signal in a clock reproducing PLL circuit.例文帳に追加

クロック再生ＰＬＬ回路において、入力信号のＤＣレベル変動に影響を受けることなく、位相同期特性を安定化する位相誤差検出回路を提供する。 - 特許庁

When row address signals XA<0>, XA<1> are both at L level, delay is given to an internal clock signal intCLK0 before delay only by a delay element 501.例文帳に追加

行アドレス信号ＸＡ＜０＞，ＸＡ＜１＞がともにＬレベルのときには、遅延素子５０１によってのみ遅延前の内部クロック信号ｉｎｔＣＬＫ０に遅延が与えられる。 - 特許庁

When the current driving capacity is high, the amount of delay of the clock signal CLKQ for output is made large by the driving capacity switching signal DRV<i> of the "H"level.例文帳に追加

電流駆動能力が高いときには、「Ｈ」レベルの駆動能力切替え信号ＤＲＶ＜ｉ＞によって、出力用クロック信号ＣＬＫＱの遅延量は大きくなる。 - 特許庁

To switch a frequency or the like of a processor clock signal in response to a signal indicating a required performance level so that a processor is operable at different performance levels.例文帳に追加

プロセッサが、異なる性能レベルで動作できるように、必要とされる性能レベルを示す信号に応答して、プロセッサ用クロック信号の周波数などを切り替える。 - 特許庁

When row address signals XA<0>, XA<1> are both at H level, delay is given to an internal clock signal intCLK0 by the delay element 501, 505, 509.例文帳に追加

行アドレス信号ＸＡ＜０＞，ＸＡ＜１＞がともにＨレベルのときには、遅延素子５０１，５０５，５０９によって内部クロック信号ｉｎｔＣＬＫ０に遅延が与えられる。 - 特許庁

A decision voltage variable buffer 105 discriminates a level of a data signal received via the transmission line according to a decision voltage decided by the amplitude information of the clock signal.例文帳に追加

判定電圧可変バッファ１０５は、伝送路を介して受信されたデータ信号のレベル判定をクロック信号の振幅情報から決定した判定電圧によって行う。 - 特許庁

To provide an internal-voltage generating circuit of a semiconductor device capable of constantly maintaining a stable voltage level, irrespective of variation in frequency of an external clock.例文帳に追加

外部クロックの周波数の変動にかかわらず、常に安定した電圧レベルを維持できるようにする半導体素子の内部電圧生成回路を提供すること。 - 特許庁

For level 2, the parallel data bus 11 is controlled to use a system and data transfer is performed with doubled clock frequency of usual operation by a parallel/serial mixed transfer method.例文帳に追加

レベル２のときは、パラレルデータバス１１を１系統使用するように制御し、クロック周波数を通常の２倍にしてパラレル・シリアル混合転送方式でデータ転送を行う。 - 特許庁

Identification units (A)3 and (B)4 compare respective identification levels with the level of a receiving signal at the phase of a clock extracted at a timing extracting section 8.例文帳に追加

識別器（Ａ）３，識別器（Ｂ）４は、それぞれの識別レベルと受信信号のレベルとを比較し、タイミング抽出部８で抽出されたクロックの位相で識別を行う。 - 特許庁

To provide a circuit and method for reducing the number of nodes to forcibly fix a voltage level during a standby mode when using a clock-synchronized latch circuit.例文帳に追加

クロック同期したラッチ回路を用いるとき、スタンバイモード中に電圧レベルが強制的に固定されなければならないノードの数を減じる回路および方法を提供する。 - 特許庁

To provide a radio wave receiving device and atomic clock capable of performing accurate demodulation of a time code even in radio wave conditions where the signal level is largely attenuated.例文帳に追加

信号レベルが大きく減衰するような電波状況であっても、正確なタイムコードの復調を行うことのできる電波受信装置および電波時計を提供する。 - 特許庁

Jitter-compensated differential data signals 316A, 316B are generated based on the re-timed differential data signals, the second clock signal and the detected jitter level.例文帳に追加

ジッタ補償された差動データ信号３１６Ａ、３１６Ｂが、リタイミング処理された差動データ信号、第２のクロック信号、および検出されたジッタレベルに基づいて発生される。 - 特許庁