「clock level」に関連した英語例文の一覧と使い方(4ページ目) - Weblio英語例文検索

A fast multi-level image preparation system can be provided in real time, synchronizing with the pixel clock by this configuration.例文帳に追加

上述した構成により、画素クロックに同期したリアルタイムで高速な多値画像作成システムを提供できる。 - 特許庁

The counter 941 counts a clock signal from an oscillator 943 when the input to the clear terminal becomes a low level.例文帳に追加

カウンタ９４１は、クリア端子への入力がローレベルになると、発振器９４３からのクロック信号をカウントする。 - 特許庁

Finger valid/invalid information from the level measurement circuit 7 stops the operation clock to the timing generating circuit 17.例文帳に追加

レベル測定回路７からフィンガー有効/無効情報によりタイミング生成回路１７への動作クロックを停止する。 - 特許庁

A D-FF 12 detects the change as the rise of the clock signal CLK and outputs a signal of the 'H' level.例文帳に追加

この変化を、Ｄ−ＦＦ１２はクロック信号ＣＬＫの立ち上がりとして検出し、”Ｈ”レベルを出力する。 - 特許庁

There are also two clock signals(Φ1 and Φ2) appearing on the I/O backplane that use a +12V logic level 例文帳に追加

入出力バックプレーン上には,+12Vロジックレベルを使用している2種類のクロック信号(Φ1及びΦ2)も表示される - コンピューター用語辞典

A counter 9 counts a communication clock SCLK, and sets a start signal ST to an H level at counting of eight clocks.例文帳に追加

カウンタ９は、通信クロックＳＣＬＫをカウントし、８クロックカウントした時点でスタート信号ＳＴをＨレベルにする。 - 特許庁

In synchronism with timing of variation of a frequency-division clock signal to a low level, the clock frequency dividing circuit sets (n)-bit frequency division ratio data corresponding to a frequency division ratio for a basic clock signal of the frequency-division clock signal and also sets (n)-bit 1/2 frequency-division ratio setting data obtained by halving the frequency-division clock ratio setting data.例文帳に追加

クロック分周回路は、分周クロック信号のロウレベルへの変化のタイミングに同期して、分周クロック信号の基本クロック信号に対する分周比に対応するｎビットの分周比設定データを設定するとともに、分周比設定データの値を２分の１したｎビットの１／２分周比設定データを設定する。 - 特許庁

After control clock signal generating circuits 1a to 1l convert plural external clock signals to plural internal clock signals having an internal signal level by each input buffer amplifier, and generate control clock signals controlling operation of a semiconductor memory based on converted plural internal clock signals.例文帳に追加

制御クロック信号発生回路１ａ乃至１ｌは、複数の外部クロック信号をそれぞれ各入力バッファアンプにより内部信号レベルを有する複数の内部クロック信号に変換した後、変換された複数の内部クロック信号に基づいて半導体記憶装置の動作を制御する制御クロック信号を発生する。 - 特許庁

Also, when the pausing status rush signal SL is changed to the L level, the control signal IS is changed to the H level, and the clock stop signal STP is changed to the L level after the lapse of the td time.例文帳に追加

また、休止状態突入信号ＳＬがＬレベルに変化したときに制御信号ＩＳをＨレベルに変化させ、そのｔｄ時間経過後にクロック停止信号ＳＴＰをＬレベルに変化させる。 - 特許庁

Since the noise is generated by the level switching of the driving voltage concretely, the circuit 24 changes the level of the operation current in accordance with a clock signal for instructing the level switching of the driving voltage.例文帳に追加

具体的には、ノイズは駆動電圧のレベル切替によって生じるノイズであり、電流制御回路２４は、駆動電圧のレベル切替を指示するクロック信号に従って、動作電流のレベルを変化させる。 - 特許庁

The frequency divider DIV generates the clock with low frequency CLKL from the clock with high frequency CLKH, and the bus interface BSIF is provided with a level shifting function, a data width converting function, a hand shaking function between the bus BS and the bus interface, and the like.例文帳に追加

ＤＩＶは、ＣＬＫＨからＣＬＫＬを生成し、ＢＳＩＦは、レベルシフト機能、データ幅変換機能、およびＢＳとの間のハンドシェイク機能などを備える。 - 特許庁

For a period when an L level is outputted from the clock buffer B1, a transistor P1 is controlled into a conductive state to connect the external power supply VDD to the clock buffer B1.例文帳に追加

クロックバッファＢ１にＬレベルを出力させる期間ではトランジスタＰ１を導通状態に制御して外部電源ＶＤＤとクロックバッファＢ１とを接続する。 - 特許庁

When count data from a counter match the 1/2 frequency-division ratio setting data, a frequency-division clock set signal for varying the frequency-division clock signal to a high level is generated.例文帳に追加

カウンタからのカウントデータが１／２分周比設定データに一致するときに、分周クロック信号をハイレベルに変化させるための分周クロックセット信号を発生する。 - 特許庁

When the count data from the counter match the frequency-division ratio setting data, a frequency-division clock reset signal for varying the frequency-division clock signal to the low level is generated.例文帳に追加

カウンタからのカウントデータが分周比設定データに一致するときに、分周クロック信号をロウレベルに変化させるための分周クロックリセット信号を発生する。 - 特許庁

A counter 2 counts the number of leading edges of the output clock signal ST in a high level period of the reference clock signal SR to output a count value CN.例文帳に追加

このうち、カウンタ２は、レファレンスクロック信号ＳＲのハイレベル期間に出力クロック信号ＳＴの立上がりエッジが幾つ存在したかを計数しカウント値ＣＮを出力する。 - 特許庁

Furthermore, by setting the level of the setting terminal 18 to "H", the phase of a clock used for switching a power transistor can be shifted with respect to an external input clock.例文帳に追加

また、設定端子１８の“Ｈ”のレベルの設定により、外部入力クロックに対して、パワートランジスタのスイッチングで用いるクロックの位相をずらすことが可能となる。 - 特許庁

A signal CLKTMRDEF is made a 'L' level 3 clock cycle after input of the command of an internal signal CLKINDRVT based on an external clock signal.例文帳に追加

外部クロック信号にもとづく内部信号ＣＬＫＩＮＤＲＶＴの、上記コマンドの入力から３クロックサイクル後に、信号ＣＬＫＴＭＲＤＥＦを“Ｌ”レベルにする。 - 特許庁

When the duration reaches a given time T1, a signal 207 causes a sleep circuit 204 to disable a clock enabling signal 108, which in turn stops a clock signal at a high level.例文帳に追加

持続時間が所定時間Ｔ１になったら、信号２０７でスリープ回路２０４がクロックイネーブル信号１０８をディセーブルにし、クロック信号がハイレベルで停止される。 - 特許庁

An inversion circuit 132 outputs inverted clock signals S2 generated by inverting the signal level of the clock signals S1 for the random number generation to a latch signal generation circuit 133.例文帳に追加

反転回路１３２は、乱数発生用クロック信号Ｓ１の信号レベルを反転して生成した反転クロック信号Ｓ２をラッチ信号生成回路１３３に出力する。 - 特許庁

To improve outward appearance by mitigating the difference in level generated on the front face or on the peripheral face of a clock frame caused by the difference between coefficients of contraction of each wooden piece composing the clock frame.例文帳に追加

時計枠を構成する各木片の収縮率の違いにより時計枠の前面や外周面に生ずる段差を緩和して外観見栄えを向上する。 - 特許庁

A level display device which displays the level of input signals by means of a plurality of display segments is provided with a sampling means which samples the input signals in accordance with a first clock and a control means which is constituted to display the level of the input signals in the display segments in accordance with a second clock which is lower in frequency than the first clock.例文帳に追加

複数の表示セグメントによって入力信号のレベルを表示させるレベル表示装置において、入力信号を第１のクロックにしたがってサンプリングするサンプリング手段と、前記第１のクロックより低い周波数の第２のクロックにしたがって前記表示セグメントに表示するようにした制御手段とを備えたレベル表示装置。 - 特許庁

When a high level input signal is input to an input terminal IN, during the clock signal to be applied to a clock terminal CKm keeps high level voltage, one end and the end of the current path of the n-channel TFT 51a are conducted, and high level voltage is applied to a node n1.例文帳に追加

クロック端子ＣＫｍに印加されるクロック信号がハイレベルの電圧である間に、入力端子ＩＮにハイレベルの入力信号が入力すると、ｎチャネルＴＦＴ５１ａは電流路の一端と他端が導通し、ノードｎ１にハイレベルの電圧を印加する。 - 特許庁

The selectors 11A-11D provide an output of data received at an input terminal '1' when the clock signal CLK50 is at a high level and provide an output of data received at an input terminal '0' when the clock signal CLK50 is at a low level.例文帳に追加

セレクタ１１Ａ乃至１１Ｄは、クロック信号ＣＬＫ５０がハイレベルのときに入力端子「１」に入力されるデータを出力し、クロック信号ＣＬＫ５０がロウレベルのときに入力端子「０」に入力されるデータを出力する。 - 特許庁

The intermediate frequency is corrected to make a new frequency of the reproduction clock so that a short section which is a high-level section or a low level section where the number of clocks of the reproduction clock becomes less than the number of the minimum number of clocks is no longer detected.例文帳に追加

再生クロックのクロック数が最小クロック数未満となるハイレベル区間又はローレベル区間であるショート区間が検出されなくなるように、中間周波数を補正して再生クロックの新たな周波数とする。 - 特許庁

When the clock signal from a clock input terminal CLK is at H level and an input signal from an input terminal IN is at L level, the NMOS TR N2 is made conductive by an output signal of the inverter IV2.例文帳に追加

クロック入力端子ＣＬＫからのクロック信号がＨレベルで、入力端子ＩＮからの入力信号がＬレベルとなっている場合は、インバータＩＶ２の出力信号により、ＮＭＯＳトランジスタＮ２はＯＮ状態となっている。 - 特許庁

Moreover, the well bias voltage is obtained from the level shift clock signal with the opposite phase given to another MOS transistor, and the drains are connected to produce the well voltage in a form of full wave rectification of the two level shift clock signals.例文帳に追加

さらに、もう一つのＭＯＳトランジスタにより、反対位相のレベル・シフト・クロック信号からもウェル・バイアス電圧を得て、これらのドレインを接続して、２つのレベル・シフト・クロック信号を全波整流した形で、ウェル電圧を生成する。 - 特許庁

At the reproduction of data recorded by a multi-level, the peak level position of an MO signal obtained by reproducing a recording mark is detected and multi-level data are discriminated on the basis of the phase difference between the leading edge of the reference clock and the peak level position of the MO signal.例文帳に追加

このようにして多値記録されたデータの再生は、記録マークを再生して得られたＭＯ信号のピークレベル位置を検出し、基準クロックの立上りエッジとＭＯ信号のピークレベル位置との位相差に基づいて多値データを判別する。 - 特許庁

When an address by which a memory 2 is accessed is inputted, a high level clock select signal S is outputted from an address decoder 11, and a frequency divider 12 is stopped, and a clock signal CK is supplied from a clock selector 13 to a bus control state machine 14 as a bus clock BCK so that the memory 2 can be controlled.例文帳に追加

メモリ２がアクセスされるアドレスが入力されるとアドレスデコーダ１１からハイレベルのクロックセレクト信号Ｓが出力され、分周器１２が停止し、クロックセレクタ１３からクロック信号ＣＫがバスクロックＢＣＫとしてバス制御ステートマシン１４に供給され、メモリ２が制御される。 - 特許庁

Voltages V11m, V11n, V12m and V12n respectively become Vdd+α×Vdd, Vdd, Vddα×Vdd, and Vdd+2α×Vdd, when clock signals CLK1 and CLK2 are at a high level and a low level, respectively.例文帳に追加

クロック信号ＣＬＫ１，ＣＬＫ２がそれぞれ、ハイレベル，ローレベルである場合、電圧Ｖ１１ｍ，Ｖ１１ｎ，Ｖ１２ｍ，Ｖ１２ｎは、それぞれ、Ｖｄｄ＋α・Ｖｄｄ，Ｖｄｄ，Ｖｄｄ＋α・Ｖｄｄ，Ｖｄｄ＋２α・Ｖｄｄになる。 - 特許庁

A microcomputer 24 gradually increases the amount of the delay in the clock delay 22 until the Q output of the flip-flop 23 changes from an 'L' level to an 'H' level.例文帳に追加

マイクロコンピュータ２４はＤフリップフロップ２３のＱ出力が「Ｌ」レベルから「Ｈ」レベルへと変化するまでクロックディレイ２２におけるディレイ量を少しずつ増加させる。 - 特許庁

When the row address signal XA<0> is at H level and the XA<1> is at L level, a delay is given to the internal clock signal intCLK0 by delay elements 501, 505.例文帳に追加

行アドレス信号ＸＡ＜０＞がＨレベルでＸＡ＜１＞がＬレベルのときには、遅延素子５０１，５０５によって内部クロック信号ｉｎｔＣＬＫ０に遅延が与えられる。 - 特許庁

When the row address signal XA<0> is at L level and the XA<1> is at H level, a delay is given to the internal clock signal intCLK0 by delay elements 505, 509.例文帳に追加

行アドレス信号ＸＡ＜０＞がＬレベルでＸＡ＜１＞がＨレベルのときには、遅延素子５０５，５０９によって内部クロック信号ｉｎｔＣＬＫ０に遅延が与えられる。 - 特許庁

An RT level C conversion system 40 inserts a clock description being a time concept into the function C description 2 to convert the function C description 2 into an RT level C description 3.例文帳に追加

この機能Ｃ記述２に、ＲＴレベルＣ変換システム４０において、時間の概念であるクロック記述を挿入して、ＲＴレベルＣ記述３に変換する。 - 特許庁

During the clock signal keeps high level voltage, one end and the other end of the current path of the n-channel TFT 61a are conducted and the high level voltage is applied to a node n3.例文帳に追加

クロック信号がハイレベルの電圧である間、ｎチャネルＴＦＴ６１ａは電流路の一端と他端が導通し、ノードｎ３にハイレベルの電圧を印加する。 - 特許庁

In case that a clock CLK3 changes from H level to L level, a reset circuit 46 resets a node n13 to a grounding potential, thereby preventing an NMOS transistor 23 from being turned on.例文帳に追加

クロックＣＬＫ３がＨレベルからＬレベルに変化した場合に、リセット回路４６は、ノードｎ１３を接地電位にリセットし、ＮＭＯＳトランジスタ２３がＯＮになることを防ぐ。 - 特許庁

When the clock signal CK is stopped, the output signal S3 is fixed at an 'L' level, and the capacitor 7 is charged to bring the detection signal OUT at the output terminal 8 to an 'H' level.例文帳に追加

クロック信号ＣＫが停止すると、出力信号Ｓ３は“Ｌ”に固定され、キャパシタ７は充電されて出力端子８の検出信号ＯＵＴは“Ｈ”になる。 - 特許庁

In case that a clock CLK2 changes from H level to L level, a reset circuit 45 resets a node n12 to a grounding potential thereby preventing an NMOS transistor 22 from being turned on.例文帳に追加

クロックＣＬＫ２がＨレベルからＬレベルに変化した場合に、リセット回路４５は、ノードｎ１２を接地電位にリセットし、ＮＭＯＳトランジスタ２２がＯＮになることを防ぐ。 - 特許庁

At the time, when a clock signal is made to have a high level, a potential of the node A is further raised by bootstrap effect, and an output signal of a high level is outputted from the stage.例文帳に追加

この際、クロック信号がハイレベルになると、ブートストラップ効果によってノードＡの電位がさらに上昇し、当該段からハイレベルの出力信号が出力される。 - 特許庁

A driver circuit 30 turns off a switching transistor M1 when the off signal Soff is brought to the high level and turns on the switching transistor M1 when a clock signal CK transitions to the high level.例文帳に追加

ドライバ回路３０は、オフ信号Ｓｏｆｆがハイレベルとなると、スイッチングトランジスタＭ１をオフし、クロック信号ＣＫがハイレベルに遷移すると、スイッチングトランジスタＭ１をオンする。 - 特許庁

This circuit integrates an inputted clock into a middle potential signal in slow waveform to be settled on a specified-range level, and compares the level of this intermediate potential signal with reference potential.例文帳に追加

入力されるクロックを積分して所定範囲レベルに収まる緩やかな波形の中間電位信号にし、この中間電位信号のレベルを基準電位と比較する。 - 特許庁

Thus, a latch circuit LAT operates as a level shifter circuit when the 1st and 2nd control signals and the clock signal CK are 'H', and otherwise, it operates as a level holding circuit.例文帳に追加

こうして、ラッチ回路LATは、第１,第２制御信号およびクロック信号ckが“Ｈ”の場合はレベルシフタ回路として動作し、それ以外はレベル保持回路として動作する。 - 特許庁

Even when the period T1 is long, the level-changing period of the C1 to be outputted can be made short, being one cycle of a reading clock.例文帳に追加

Ｔ１が長い場合でも出力するＣ１のレベル変化期間を読み出しクロックの１周期と短くできる。 - 特許庁

A level of a tone of a tone generating section 21 is controlled and the tone is transmitted with a clock synchronously with a noise at a central station (XTU-C) side.例文帳に追加

中央局(XTU-C) 側で、雑音に同期したクロックにより、トーン発生部２１のトーンをレベル制御して送信する。 - 特許庁

On the side of a central station (XTU-C), the tone of a tone generating part 21 is transmitted while controlling its level by a clock synchronized with the noise.例文帳に追加

中央局(XTU-C) 側で、雑音に同期したクロックにより、トーン発生部２１のトーンをレベル制御して送信する。 - 特許庁

Accordingly, the pulse signal can be synchronized to the frequency of the target clock to be synchronized by converting it to a level signal.例文帳に追加

パルス信号をレベル信号に変換する事により、同期化したいターゲットクロックの周波数に同期化することができる。 - 特許庁