「clock level」に関連した英語例文の一覧と使い方(3ページ目) - Weblio英語例文検索

A selector 31 of a clock gate circuit GC passes a clock signal when an enable signal EN has a high level and passes the output signal of a toggle flip-flop 21 when the enable signal EN has a low level.例文帳に追加

クロックゲート回路ＧＣにおけるセレクタ３１はイネーブル信号ＥＮがハイレベルのときクロック信号を通過させ、イネーブル信号ＥＮがローレベルのときトグルフリップフロップ２１の出力信号を通過させる。 - 特許庁

The time ts is measured by counting clock signals having equal intervals from the moment the signal reaches the low level voltage Va to the moment the signal then reaches the high voltage level Vb and multiplying the count number by clock cycles.例文帳に追加

時間ｔｓの測定は、信号が低レベル電圧Ｖａに達し、ついで高電圧レベルＶｂに達するまでの間に等間隔のクロック信号をカウントし、カウント数にクロック周期を乗じて求める。 - 特許庁

The switches 661-66N whose coefficient is set to +1 provide an output of the reference voltage Vref when the clock signal CLK is at an H level and provide an output of input voltages V1-VN when the clock signal CLK is at an L level.例文帳に追加

係数値が＋１に対応しているスイッチ６６_1 〜６６_N は、クロック信号ＣＬＫが”Ｈ”の間、基準電圧Ｖｒｅｆ側を出力し、”Ｌ”の間、入力電圧Ｖ_1 〜Ｖ_N を出力する。 - 特許庁

When an address by which an ASIC 3 is accessed is inputted, a low level clock select signal S is outputted to the frequency divider 12, the clock selector 13, and the bus control state machine 14.例文帳に追加

ＡＳＩＣ３がアクセスされるアドレスでは、ローレベルのクロックセレクト信号Ｓが、分周器１２、クロックセレクタ１３、バス制御ステートマシン１４に出力される。 - 特許庁

A phase comparator 11 brings a pulse signal 1c into a High state during a period when a logic level between the reference clock signal 1a and the clock signal 1b for driving remains different.例文帳に追加

位相比較器１１は、基準クロック信号１ａと駆動用クロック信号１ｂとの論理レベルが異なる間、パルス信号１ｃをＨｉｇｈにする。 - 特許庁

To confirm as to whether a clock generation circuit has a performance level which approximates the theoretical limit, on the basis of each means square of the timing jitter or the periodic jitter of a clock signal.例文帳に追加

クロック信号の周期ジッタやタイミングジッタの各２乗平均より、クロック発生回路が理論限界に近い性能を有するか否か確認できる。 - 特許庁

When the external clock signal T transits from L to H, the clock signal/CLK and the write enable signals WE1 and WE2 sequentially transit from L to H and to H level.例文帳に追加

外部クロック信号ＴがＬからＨに遷移すると、クロック信号／ＣＬＫ，ライトイネーブル信号ＷＥ１，ＷＥ２が順次Ｌ，Ｈ，Ｌレベルに遷移する。 - 特許庁

The CLS circuit 361 becomes a comparison state in response to an H level clock signal ACK to level-convert H1 level signals BDTm and XBDTm to H2 level signals CDTm and XCDTm.例文帳に追加

また、ＣＬＳ回路３６１は、Ｈレベルのクロック信号ＡＣＫに応答して比較状態となり、Ｈ１レベルの信号ＢＤＴｍ，ＸＢＤＴｍをＨ２レベルの信号ＣＤＴｍ，ＸＣＤＴｍにレベル変換する。 - 特許庁

According to the display apparatus, the second column clock is embedded into the blank data, in the blank period and in a voltage level substantially the same as the voltage level of the image data.例文帳に追加

この表示装置によれば、ブランク区間で、第２カラムクロックが映像データの電圧と同一の電圧でブランクデータにエンベディングされる。 - 特許庁

The transistor Q5 is driven in accordance with the clock signal CLK when the node N1 is in L-level, and is made to be OFF when the node N1 is in H-level.例文帳に追加

トランジスタＱ５は、ノードＮ１がＬレベルのときはクロック信号ＣＬＫに応じて駆動され、ノードＮ１がＨレベルのときはオフにされる。 - 特許庁

Further, the third gate (G3) outputs a third signal (/Q) corresponding to the second signal (N2) in response to the second level (L level, for example) of the clock.例文帳に追加

更に、第３のゲート（G3）は、クロックの第２のレベル（例えばＨレベル）に応答して、第２の信号（N2）に対応する第３の信号（/Q）を出力する。 - 特許庁

Low-voltage clock signals SCK_1, SCK_2 are transmitted, and flip-flops F_n are provided immediately following level shifters LS_n so that only part of level shifters operate.例文帳に追加

低電圧のクロック信号ＳＣＫ_1、ＳＣＫ_2が伝送され、レベルシフタＬＳ_nの直後にフリップフロップＦ_nが設けられ、一部のレベルシフタのみが動作する。 - 特許庁

The clock output circuit inputs serial data signals and a second control signal for output control and selectively outputs an output level of the clock signal at a level higher than an output level of the image data signal in accordance with the second control signal.例文帳に追加

クロック出力回路は、シリアルデータ信号及び出力制御用の第２制御信号が入力され、第２制御信号によってクロック用信号の出力レベルを画像データ信号の出力レベルより大きいレベルで選択的に出力する。 - 特許庁

A delay control unit 13 controls the variable delay time of the clock generation unit 12 such that the proportion of the first voltage level period of the clock SCK relative to a cycle of the clock RCK approaches a predetermined proportion.例文帳に追加

遅延制御部13は、クロックRCKの周期に対するクロックSCKの第１の電圧レベル期間の割合が予め定められた割合に近づくようにクロック生成部12の可変遅延時間を制御する。 - 特許庁

The chip selection of the AFE 43 is changed from a high level to a low level, upper 8 bits of a fourth channel are outputted in the high level period of a fifth clock, and lower 8 bits are outputted in a low period.例文帳に追加

一方、ＡＦＥ４３のチップセレクトは、ハイからローに変更され、第５のクロックのハイ期間に、第４チャネルの上位８ビットが出力され、ロー期間に、下位８ビットが出力される。 - 特許庁

A radio clock 1 is built in the time recorder and a receiving operation display LED 13 and an input level display LED 16 are provided.例文帳に追加

タイムレコーダに電波時計１を内蔵し、受信動作表示LED13と入力レベル表示LED16とを設ける。 - 特許庁

An operation composition device 101 applies operation composition to algorithm description 1 to generate a clock level description 3.例文帳に追加

アルゴリズム記述１を動作合成装置１０１で動作合成して、クロックレベル記述３を生成する。 - 特許庁

Power for a sequencer 8 is supplied from a capacitor 7 charged from a main power supply VDD through a diode 6, the main power supply VDD is supplied to a clock generation circuit 1 to operate the circuit 1, the level of a clock signal is shifted by a level shifting circuit 2, and the level-shifted clock signal is outputted to the sequencer 8.例文帳に追加

シーケンサ８の動作用電源を、主電源ＶＤＤからダイオード６を介して充電されているコンデンサ７より供給し、クロック生成回路１には、主電源ＶＤＤを供給して動作させ、シーケンサ８に対してはレベルシフト回路２によりクロック信号のレベルをシフトさせて出力する。 - 特許庁

To efficiently acquire a log of a consumables use amount of a printer having no real-time clock with high level of accuracy.例文帳に追加

リアルタイムクロックを有しないプリンタの消耗品使用量のログを効率的に精度良く取得する。 - 特許庁

The other end of the capacitor Cp in the last stage is supplied with the clock signal CLK whose amplitude is of Vcc level.例文帳に追加

最終段のキャパシタＣｐの他端には、振幅がＶｃｃレベルのクロック信号ＣＬＫを供給する。 - 特許庁

An L-level potential of the clock signal CLKGi is set between the potential VSS1 and a potential VSS3.例文帳に追加

クロック信号ＣＬＫＧｉのＬレベルの電位は、電位ＶＳＳ１，ＶＳＳ３の間に設定されている。 - 特許庁

When the selection signal CL1 is a first logic level, the clock selection circuit 210 selects the clock signal CLK and outputs it as a first clock signal SCLK, when the selection signal CL1 is a second logic level, the circuit 210 selects a data strobe signal DQS and outputs it as a second clock signal SCLK.例文帳に追加

クロック選択回路２１０は、選択信号ＣＬ１が第１ロジックレベルである場合には、クロック信号ＣＬＫを選択して第１クロック信号ＳＣＬＫとして出力し、選択信号ＣＬ１が第２ロジックレベルである場合、データストローブ信号ＤＱＳを選択して第２クロック信号ＳＣＬＫとして出力する。 - 特許庁

The third circuit 50A produces a third clock signal s50 which has a period of the second clock signal s20 and in which a timing of change from a first logic level to a second logic level is the same as the corresponding timing of the first clock signal s10 from the first and second clock signals s10, s20.例文帳に追加

第３の回路５０Ａは、前記第１及び第２のクロック信号ｓ１０，ｓ２０から、前記第２のクロック信号ｓ２０の周期を有し、かつ第１の論理レベルから第２の論理レベルへの変化のタイミングが前記第１のクロック信号ｓ１０の当該タイミングと同じである第３のクロック信号ｓ５０を生成する。 - 特許庁

The level shifter generates gate clock pulses CKV1, CKV2, and gate clock bar pulse CKVB1, CKVB2 in response to the output enable signal, and the gate clock, and generates one start pulse STVR in response to the start signal and the gate clock.例文帳に追加

レベルシフタは、出力イネーブル信号及びゲートクロックに応答してゲートクロックパルスＣＫＶ１，ＣＫＶ２及びゲートクロックバーパルスＣＫＶＢ１，ＣＫＶＢ２を生成し、開始信号及びゲートクロックに応答して１つの開始パルスＳＴＶＰを生成する。 - 特許庁

The automation system includes: clock time detecting means (120-124) assigned to respective data processing levels and to detect the clock times of the partial systems in each data processing level; and a means for performing the comparison and temporal association of the clock times obtained for each data processing level.例文帳に追加

各データ処理レベルに割当てられ各データ処理レベルにおける部分システムのクロックタイムを検出するためのクロックタイム検出手段（１２０〜１２４）と、各データ処理レベル毎に求められたクロックタイムの比較と時間的関係付けを行うための手段とを設ける。 - 特許庁

A magnetization control signal MAGCH becomes H-level in the case of no magnetizing inverison during the period of the specified number of clock and becomes L-level in the case the magnetizing inverison exists.例文帳に追加

磁化制御信号ＭＡＧＣＨは、所定数のクロック期間に磁化反転が無い場合はＨレベル、磁化反転が有る場合はＬレベルとなる。 - 特許庁

When a third clock is completed, the chip selection of the AFE 42 is changed from a low level to a high level and the output of the AFE 42 is set to be in high impedance.例文帳に追加

第３のクロックが終了すると、ＡＦＥ４２のチップセレクトがローからハイに変更され、ＡＦＥ４２の出力は、ハイインピーダンスに設定される。 - 特許庁

The DC circuit 411 resets in response to an L level clock signal ACK to output L level signals CDTm and XCDTm.例文帳に追加

ＤＣ回路４１１は、Ｌレベルのクロック信号ＡＣＫに応答してリセット状態となり、Ｌレベルの信号ＣＤＴｍ，ＸＣＤＴｍを出力する。 - 特許庁

The voltage level detection circuit 22 samples a voltage level for the transmission period according to a sampling clock B and gives the sampled signal to a voltage storage circuit 20.例文帳に追加

電圧レベル検出回路２２ではサンプリングクロックＢに従って送信期間中に電圧レベルをサンプリングし、それを電圧保持回路２０に供給する。 - 特許庁

When the clock signal CLK makes a transition from a low level to a high level, the data signal transmitted to the first node is transmitted to an output node through the transistor.例文帳に追加

第１ノードに伝達されたデータ信号はクロック信号ＣＬＫがローレベルからハイレベルに遷移する時、トランジスタを通じて出力ノードに伝達される。 - 特許庁

By doing this, a period for which the data strobe signal (DQS) is at high-level or low-level matches 2n periods of the basic clock.例文帳に追加

このようにすることにより、データストローブ信号（ＤＱＳ）がハイレベルの期間又はローレベルの期間は、基本クロックの２ｎ周期分の期間と一致する。 - 特許庁

Clock signals SCK1 and SCK2 of low voltage are transmitted, a flip-flop Fn is provided at immediately after a level shifter LSn, and only one part of level shifters are operated.例文帳に追加

低電圧のクロック信号ＳＣＫ_1 、ＳＣＫ_2 が伝送され、レベルシフタＬＳ_n の直後にフリップフロップＦ_n が設けられ、一部のレベルシフタのみが動作する。 - 特許庁

A CS signal (cs#), because pulse width is shortened, becomes an L level at a time t3 when the clock signal to the DRAM 80 rises, but becomes an H level when the clock signal to the DRAM 90 rises.例文帳に追加

ＣＳ信号（ｃｓ＃）はパルス幅が短縮されており、ＤＲＡＭ８０に対するクロック信号が立ち上がる時刻ｔ３ではＬレベルとなるが、ＤＲＡＭ９０に対するクロック信号の立ち上がり時にはＨレベルとなっている。 - 特許庁

As a result, after the voltage of the clock signal is boosted by only one level shifter, the transmission distance of the boosted clock signal can be reduced as compared with the transmission to each flip-flop, and hence a load capacity in the level shifter 13 can be reduced.例文帳に追加

これにより、クロック信号を唯一のレベルシフタで昇圧した後、各フリップフロップへ伝送する場合に比べて、昇圧後のクロック信号の伝送距離を削減でき、レベルシフタ１３の負荷容量を削減できる。 - 特許庁

The clock generation circuit 1 comprises: a spread spectrum clock generation circuit 10 generating a modulation clock SCLK with a frequency modulated based on a reference clock RCLK; and a phase comparator 20 that outputs a H level lock signal LOCK when detecting phase coincidence between the reference clock RCLK and the modulation clock SCLK.例文帳に追加

クロック発生回路１は、基準クロックＲＣＬＫに基づいて、周波数を変調させた変調クロックＳＣＬＫを発生するスペクトラム拡散クロック発生回路１０と、基準クロックＲＣＬＫと変調クロックＳＣＬＫとの位相の一致を検出したときにＨレベルのロック信号ＬＯＣＫを出力する位相比較器２０とを含む。 - 特許庁

While a clock with a level lower than the H level is applied to the vertical selection switch 1c, the photo diode 1a stores signal electric charges, the signal electric charges are read while the clock of the same level is applied to the vertical selection switch 1c after storage of the signal electric charges.例文帳に追加

Ｈレベルよりも低いレベルのクロックを垂直選択スイッチ１ｃに印加した状態で信号電荷をフォトダイオード１ａに蓄積し、信号電荷蓄積後、これと同一レベルのクロックを垂直選択スイッチ１ｃに印加した状態で信号電荷を読み出す。 - 特許庁

A flip-flop circuit FF shifts an output signal to the low level and outputs this output signal to a clocked inverter circuit INV0 when a clock signal PCLKB is shifted to the low level from the high level after an enable signal ENAT is shifted to the high level.例文帳に追加

フリップフロップ回路ＦＦは、イネーブル信号ＥＮＡＴがハイレベルとなった後にクロック信号ＰＣＬＫＢがハイレベルからローレベルに遷移した場合に出力信号をローレベルとしてクロックドインバータ回路ＩＮＶ０に出力する。 - 特許庁

In an SU signal which comprises pulse strings corresponding to the pit/land of a CD-ROM 50, the average clock count is calculated by dividing the number of clocks of reproduction clock in a continuous section where a plurality of high-level sections and low level sections are continued, by the total number of high-level sections and low level sections in the continuous section.例文帳に追加

ＣＤ−ＲＯＭ５０のピット／ランドに対応するパルス列からなるＳＵ信号において複数のハイレベル区間及びローレベル区間が連続した連続区間における再生クロックのクロック数を、連続区間におけるハイレベル区間及びローレベル区間の合計数で除して平均クロック数を算出する。 - 特許庁

The master unit includes a clock signal generation means which sends a clock signal for transmission of a status signal to a clock signal line in response to the change in signal level of the status signal line with respect to all slave units.例文帳に追加

また、マスタ装置は、すべてのスレーブ装置について状態信号線の信号レベルが変化すると、状態信号を送信させるためのクロック信号をクロック信号線へ送出するクロック信号発生手段を備える。 - 特許庁

An inversion circuit 120 outputs the supplied first intermediate clock CLK_M1 as it is or inverts the signal level to output a second intermediate clock CLK_M2, in response to a clock inversion signal INVERT.例文帳に追加

反転回路１２０は、クロック反転信号ＩＮＶＥＲＴに応答して、供給された第１の中間クロックＣＬＫ＿Ｍ１を、そのまま、又は、信号レベルを反転させて第２の中間クロックＣＬＫ＿Ｍ２として出力する。 - 特許庁

When a new clock signal different from a clock signal under outputting is selected in a select signal SEL, an output signal ECK is held in a low level synchronously with falling of the clock signal under outputting.例文帳に追加

選択信号ＳＥＬにおいて出力中のクロック信号とは異なる新たなクロック信号が選択された場合、出力中のクロック信号の立ち下りに同期して、出力信号ＥＣＫがローレベルに保持される。 - 特許庁

Thereafter, a storage means 122 and an adaptive clock generating device 123 generate a raw output clock so that the data amount of the storage means 122 becomes a fixed level, and output the data synchronously with the output clock.例文帳に追加

その後で、記憶手段１２４と適応クロック生成装置１２３により、記憶手段１２４のデータ量が一定になるように生出力クロックを生成し、この出力クロックに同期してデータを出力する。 - 特許庁

The static capacitance of the capacitor of the clock oscillation circuit is changed by a signal from a modulation oscillation circuit 6 to apply the clock dithering to a reference clock so as to reduce the generated EMI level.例文帳に追加

クロック発振回路のコンデンサの静電容量を、変調用発振回路６の信号により変化させることにより、基準クロックにクロック・ディザリングを行い、発生するＥＭＩレベルを低減させることができる。 - 特許庁

To provide a clock signal control device which provides a signal processing circuit with a system clock signal, the clock signal control device being capable of keeping the level of radiation of an EMI noise in the most restrained state.例文帳に追加

信号処理回路にシステム・クロック信号を供給するクロック信号制御装置において、ＥＭＩノイズの輻射レベルを最も抑制した状態に維持することのできるクロック信号制御装置を提供する。 - 特許庁

In the clock frequency control section 13, a clock frequency of the clock section 14 is reduced, for example, when the AC power supply frequency comes to be 49.8 Hz or less, and, thereafter, the clock frequency is returned to the previous level when the AC power supply frequency exceeds 49.9 Hz.例文帳に追加

クロック周波数制御部１３では、たとえばＡＣ電源の周波数が４９．８Ｈｚ以下になった場合にクロック部１４のクロック周波数を落とし、その後、ＡＣ電源の周波数が４９．９Ｈｚを超えた場合にクロック周波数を戻す。 - 特許庁