「clock level」に関連した英語例文の一覧と使い方(7ページ目) - Weblio英語例文検索

Then, a setting signal SEREN which is another clock is set to a high level to transfer and store the odd-number data in flip-flops F21, F23, ..., F2[n-1].例文帳に追加

その後、別のクロックである設定信号ＳＥＲＥＮをハイレベルにして奇数番目のデータをフリップフロップＦ２１、Ｆ２３、・・・、Ｆ２[n-1]に転送して格納する。 - 特許庁

Thus, noise by a clock is reduced, the quality deterioration level of a reproducing signal is reduced, and the deterioration of jitters in a binary reproducing signal is reduced.例文帳に追加

これにより、クロックによるノイズが低減し、再生信号の品質劣化の程度が減少され、２値化再生信号のジッタの悪化を減少させることができる。 - 特許庁

To provide a frequency-measuring circuit which can achieve higher level measurement accuracy of frequency, even for a reference clock which has a shorter count cycle or lower frequency.例文帳に追加

短いカウント期間または低い周波数の基準クロックであっても、測定精度を高くすることができる周波数測定回路を提供する。 - 特許庁

To control a phase of a sampling clock signal used for analog/digital conversion on the basis of an offset level of a burst signal and burst data at a phase point of 0-degree.例文帳に追加

Ａ／Ｄ変換に使用するサンプリング用クロック信号の位相をバースト信号のオフセットレベルと位相点０度のバーストデータとをもとに制御する。 - 特許庁

Conversely when the clock signal CLK is at an H level in the case that the coefficient corresponds to -1, the switches 661-66N provide an output of the input voltages V1-VN.例文帳に追加

係数値が−１に対応している場合は、これとは逆に、クロック信号ＣＬＫが”Ｈ”の間に、入力電圧Ｖ_1 〜Ｖ_N を出力する。 - 特許庁

When the voltage level is below the guarantee voltage range, clock is not supplied to an internal circuit 16 being the processing circuit, and hence a malfunction to increase current consumption is suppressed.例文帳に追加

保証電圧範囲未満では処理回路である内部回路１６へのクロック供給がないので、消費電流を増大させる誤動作が抑制される。 - 特許庁

To provide a transceiver supplied with transmission data asynchronously to a clock used for sampling, capable of correct sampling of transmission data signal level.例文帳に追加

サンプリングに使用するクロックとは非同期に送信データが供給されるトランシーバにおいて、送信データの信号レベルを正しくサンプリングできるようにする。 - 特許庁

When a high band width is not needed, it may be controlled so as to be a comparatively low level, thereby jitter of the output clock is reduced.例文帳に追加

高帯域幅が必要とされないとき、それは比較的低いレベルであるよう制御されてよく、それによって、出力クロックのジッタは低下する。 - 特許庁

A synchronous pit Ps, a tracking pit Pt, a clock pit Pc, a level reference pit Plv and a tilt reference pit Ptl are formed in the reference area 1b.例文帳に追加

基準領域１ｂには、同期ピットＰｓ、トラッキングピットＰｔ、クロックピットＰｃ、レベル基準ピットＰｌｖ、チルト基準ピットＰｔｌが形成される。 - 特許庁

When an activation signal ϕEN is an 'H' level, the EX-OR gate 16 inverts a clock signal CLK, and applies it to the D latch circuit 17.例文帳に追加

活性化信号φＥＮが「Ｈ」レベルの場合は、ＥＸ−ＯＲゲート１６はクロック信号ＣＬＫを反転させてＤラッチ回路１７に与える。 - 特許庁

During charging operation of a step-up capacitor C1, a clock signal CLK of "H" level is inputted to the other input end of an NAND circuit 33.例文帳に追加

昇圧コンデンサＣ１の充電動作のとき、ＮＡＮＤ回路３３の他方の入力端に"Ｈ"レベルのクロック信号ＣＬＫが入力される。 - 特許庁

Each of the pulse generators varies timing provided to change the falling edge of the clock signal, which defines an endpoint of an input operating period of each level sense type sequence circuit.例文帳に追加

パルス生成回路は、レベルセンス型順序回路の入力動作期間の終点を規定するクロック信号の立ち下がりエッジの変化タイミングを可変とする。 - 特許庁

When the signal UF1 obtained by synchronizing the signal F2 with the clock signal CK1 in accordance with this, a write enabling signal WO is changed to a high level.例文帳に追加

これに応じて、信号Ｆ２をクロック信号ＣＫ１に同期化した信号ＵＦ１が反転すると、書き込み許可信号ＷＯはハイレベルに変化する。 - 特許庁

To provide a phase locked loop and method in which various high-frequency clock signals can be generated even when a power supply voltage level becomes low.例文帳に追加

電源電圧のレベルが低くなっても高周波数の多様なクロック信号を発生することが可能な位相同期ループ及び方法を提供すること。 - 特許庁

After the output data have been stored, when the logic level of the select signal SL is varied, the output data stored are outputted in synchronism with the clock CLK1.例文帳に追加

出力データが格納された後、セレクト信号ＳＬの論理レベルを変化させると、格納された出力データが、クロックＣＬＫ_t に同期して出力される。 - 特許庁

The external system monitors the signal HREF and supplies an external clock EXCLK to an image pickup device 2 according to its convenience in the period of the H level.例文帳に追加

外部システムはＨＲＥＦを監視し、Ｈレベルの期間に、自身の都合に応じて外部クロックＥＸＣＬＫを撮像装置２に供給する。 - 特許庁

The external clock signal T1 is fixed to an "L" level according to the entry to the internal operation mode and the transition of the mode instruction signal RDY from "H" to "L".例文帳に追加

外部クロック信号Ｔ１は、内部動作モードにエントリしてモード指示信号ＲＤＹが「Ｈ」から「Ｌ」に遷移したことに応じて「Ｌ」レベルに固定される。 - 特許庁

Furthermore, a generation level of a noise can be reduced without completely degrading read-out speed by making a deviation time a half cycle of an operation clock or less.例文帳に追加

しかも、ずらす時間は動作クロックの半サイクル以下とすることにより、読み出し速度を全く損なわずにノイズの発生レベルを低減することができる。 - 特許庁

To provide a frequency modulating device which reduces a peak level of radiation noise of a specific frequency band that results from an image clock, and prevents decrease of an image quality.例文帳に追加

画像クロックに起因する特定周波数帯の放射ノイズのピークレベルを低減させると共に、画質の低下を防ぐ周波数変調装置を提供する。 - 特許庁

To provide a clock layout system and method capable of designing layout while evaluating the level of congestion due to buffer insertion, so that flip-flops are evenly placed.例文帳に追加

バッファ挿入による混雑度を評価したレイアウトが設計でき、Ｆ／Ｆが均等に配置されるクロックレイアウトシステム及びクロックレイアウト方法を提供する。 - 特許庁

The voltage preset circuit presets the terminal voltage of the capacitor in response to clock signals CLK and compensates the level reduction of the detection voltage due to the temperature rise.例文帳に追加

電圧プリセット回路はクロック信号CLKに応答してキャパシタの端子電圧をプリセットして、温度上昇による検出電圧のレベル低下を補償する。 - 特許庁

To reduce a level difference (split noise) in signals for each pixel by suppressing electric interference of an input clock to a CCD sensor output signal.例文帳に追加

ＣＣＤセンサ出力信号への入力クロックの電気的干渉を抑えることにより、画素毎の信号のレベル差（スプリット・ノイズ）を減少させる。 - 特許庁

When the switching signal TCLKE becomes a high level, input data supplied from a data input/output terminal DQ is used as an internal clock ICLK.例文帳に追加

切り替え信号ＴＣＬＫＥがハイレベルとなると、データ入出力端子ＤＱより供給される入力データが内部クロックＩＣＬＫとして用いられる。 - 特許庁

Therefore, the output terminal Q is set to L level on a timing of clock signal transmission after completion of unloading even if the PC card 102 is inserted during the unloading.例文帳に追加

従って、アンロード中にＰＣカード１０２が挿入されてもアンロード終了後のクロック信号送出タイミングで出力端子ＱをＬレベルにする。 - 特許庁

A timer circuit 52 counts the clock signal CK and generates a timing signal Stm which has a predetermined level each time a predetermined unit transition time Tu elapses.例文帳に追加

タイマ回路５２は、クロック信号ＣＫをカウントし、所定の単位遷移時間Ｔｕが経過するごとに所定レベルとなるタイミング信号Ｓｔｍを生成する。 - 特許庁

Then, when the clock CLK becomes ground level, one end of the capacitor C1 becomes 4VDD, and a capacitor C2 is charged by the voltage 4VDD via an FET-D2.例文帳に追加

次に、クロックＣＬＫが接地レベルになると、コンデンサＣ１の一端が４ＶDDとなり、コンデンサＣ２がＦＥＴ・Ｄ２を介して電圧４ＶDDに充電される。 - 特許庁

Especially while the scan-start signal is maintained at the high level, the gate driving part continues to output the clock signal for the heading gate line as the gate signal.例文帳に追加

特にスキャン開始信号がハイレベルに維持される間、ゲート駆動部は先頭のゲートラインに対してクロック信号をゲート信号として出力し続ける。 - 特許庁

A gate driver varies gate signals to a high level in order from a first gate line according to respective clock signals in response to the vertical scan start signal.例文帳に追加

ゲート駆動部は、垂直走査開始信号に応じて先頭のゲートラインから順番にゲート信号を各クロック信号に従ってハイレベルに変化させる。 - 特許庁

When the enable signal is shifted from the logic L to the logic H, a clock is output from an output terminal X, with its stopped level set as a restarting point.例文帳に追加

イネーブル信号が論理Ｌから論理Ｈに遷移すると、その停止していたレベルを再起点として出力端子Ｘからクロックが出力される。 - 特許庁

To provide an image reader which easily secures cross point voltage between clock signals at a prescribed voltage level or over.例文帳に追加

クロック信号間のクロスポイント電圧を所定の電圧レベル以上確保することを容易に実現することができる画像読取装置を提供すること。 - 特許庁

Furthermore, inspection efficiency can be higher by changing the voltage level of a clock or data applied to the semiconductor device in the power supply control part 121.例文帳に追加

さらに、電源制御部１２１において半導体装置に与えられるクロックやデータの電圧レベルも変化させることで検査効率を上げることができる。 - 特許庁

When the signal UF1 obtained by synchronizing the signal F1 with a clock signal CK2 is reversed in accordance with this, a read enabling signal RO is changed to a high level.例文帳に追加

これに応じて、信号Ｆ１をクロック信号ＣＫ２に同期化した信号ＵＦ１が反転すると、読み出し許可信号ＲＯはハイレベルに変化する。 - 特許庁

Next, when a clock signal CK1 or CK2 (a phase of the CK1 is different from that of CK2 by 180 degrees) supplied to a drain of the TFT 22 is varied to a high level, this level is outputted as an output signal of the stage.例文帳に追加

次に、ＴＦＴ２２のドレインに供給されるクロック信号ＣＫ１またはＣＫ２（ＣＫ１とＣＫ２は、位相が１８０°異なる）がハイレベルに変化すると、これが当該段の出力信号として出力される。 - 特許庁

In the duty-discriminating device, an up/down counter 1 with a code performs up count operation based on a counter clock CCLK while a reproduction control signal is at an H level. On the other hand, when the reproduction control signal is at a L level, the up/down counter 1 carries out down count.例文帳に追加

符号付きアップダウンカウンタ１は、再生コントルール信号がＨレベルの間はカウンタクロックＣＣＬＫに基づいてアップカウント動作を行ない、再生コントルール信号がＬレベルの間はダウンカウントを行なう。 - 特許庁

By setting the time constant of the series circuit at a value corresponding to the normal clock frequency, a determination is made as to whether or not the clock frequency of the microcomputer 5 is allowable, based on the level of potential input to the input/output port i at predetermined time intervals.例文帳に追加

直列回路の時定数を正常なクロック周波数に対応する値に設定しておくことにより、入出力ポートｉに所定時間で入力される電位レベルによりマイコン５のクロック周波数の良否を判定する。 - 特許庁

On the other hand, when the load data LDA set to the final stage flip-flop FFn of the counter A1 is at a low level, the timing correction and adjustment circuit Z delays the load clock LC by a prescribed time, doubles its pulse width and supplies the first half of the resulting clock to the counter B1.例文帳に追加

これに対し、最後段フリップフロップＦＦｎのロードデータＬＤAが“Ｌ”レベルのときは、タイミング補整回路ＺはロードクロックＬＣを所定時間遅延させ、かつ、パルス幅を２倍にした前半分をカウンタＢ１側へ供給する。 - 特許庁

Signals BOA', BOB', BOC' and BOD' which show level conditions of the first clock CLK1 and the second clock CLK2 at rise/fall of GATE signal are outputted, and a counter value of a counter C is corrected based upon them.例文帳に追加

ＧＡＴＥ信号の立ち上がり／立ち下がり時の第１クロックＣＬＫ１と第２クロックのレベル状態を示す信号ＢＯＡ’，ＢＯＢ’，ＢＯＣ’及びＢＯＤ’を出力し、これらに基づいて、カウンタＣ２のカウンタ値を補正する。 - 特許庁

When delay failure which is caused by increase of partial wiring resistance or the like exists in a clock distribution circuit 4, a high level pulse of the clock signal for test vanishes in the middle of propagation, and can be detected as malfunction of a flip flop.例文帳に追加

クロック分配回路４内で部分的な配線抵抗の増大などによる遅延故障があるときには、テスト用クロック信号のハイレベルパルスが伝搬途中で消滅し、フリップフロップの動作不良として検出することができる。 - 特許庁

Therefore, data can be accurately read even if noise is generated in response to the leading edge of the clock signal CLK in the low-speed read mode, because the noise level has dropped at the trailing edge of the clock signal CLK.例文帳に追加

したがって、低速読出モードにおいてクロック信号ＣＬＫの立ち上がりエッジに応答してノイズが発生してもクロック信号ＣＬＫの立下りエッジではノイズレベルが低下しているので、正確にデータ読出を行なうことができる。 - 特許庁

To reduce current consumption in a sense amplifier or the like, even when a clock signal is not at L level, when a clock signal is stopped to reduce current consumption, in a synchronous semiconductor integrated circuit.例文帳に追加

同期型半導体集積回路において、クロック信号を停止して消費電力削減を図る場合に、クロック信号がＬレベルでない場合であってもセンスアンプなどでの電流消費の削減を図ることを防止することを目的とする。 - 特許庁

The comparator 1035 compares the fine clock mark signal FCM for the decided comparisson level and the one-shot 1040 outputs a fine clock mark detection signal FCMT based on the comparison signal outputted from the comparator 1035.例文帳に追加

コンパレータ１０３５は、決定されたコンパレートレベルでファインクロックマーク信号ＦＣＭをコンパレートし、ワンショットマルチ１０４０は、コンパレータ１０３５から出力されたコンパレート信号に基づいてファインクロックマーク検出信号ＦＣＭＴを出力する。 - 特許庁

When a test is performed for the semiconductor memory device, in a period in which an external clock ECLK having a period of integral multiple of the internal clock ICLK is fixed to a high level or a low level, continuous data can be allocated to mini-arrays being different from each other by writing one piece of data.例文帳に追加

本発明による半導体記憶装置に対してテストを行う場合、内部クロックＩＣＬＫの整数倍の周期を持った外部クロックＥＣＬＫがハイレベル又はローレベルに固定されている期間において１つのデータを書き込むことにより、連続するデータを互いに異なるミニアレイに割り当てることが可能となる。 - 特許庁

This system decides whether to execute service limit to a user based on a value obtained by calculating the level and direction of a time error between the system clock of a client terminal and the system clock of a server and the allowable value of the level and direction of a time error preliminarily set at the server side.例文帳に追加

上述のシステムにおいてユーザに対しサービス制限を行うか否かの判定を行う際に、クライアント端末のシステムクロックとサーバのシステムクロックとの時刻誤差の程度と方向を算出した値と、予めサーバ側で設定した時刻誤差に対する程度と方向の許容値に基づいた判定を行う。 - 特許庁

A clock signal is embedded to the same level between data signals and transmitted as a single level signal, and a cycle at which clock signals are embedded is controlled and a data format is constructed such that a control data transmission step can be extended over 2 words.例文帳に追加

データ信号の間に同一な大きさを有するクロック信号をエンベッディングして、単一レベル形態の信号に送ることにおいて、クロックがエンベッディングされる周期を調節して、コントロールデータ伝送段階を２ワード(word)以上に拡張できるようにデータフォーマットを構成したクロック信号がエンベッディングされたことを特徴とする。 - 特許庁

A second dot clock whose logic level is changed in each allowed minimum interval from a high frequency clock is formed according to information of the predetermined allowable minimum interval and when the significant edge is detected, the phase is corrected so that the allowable minimum interval of a logic level interval may be secured, before and after the detection.例文帳に追加

また、予め設定されている許容最小期間の情報に応じ、高周波クロックから、許容最小期間毎に論理レベルが変化する第２のドットクロックを形成すると共に、上述の有意エッジの検出時に、この検出前後でも、論理レベル期間の許容最小期間を確保するように位相を修正する。 - 特許庁