「clock path」に関連した英語例文の一覧と使い方 - Weblio英語例文検索

CLOCK DATA RECOVERY LOOP WITH SEPARATE PROPORTIONAL PATH例文帳に追加

別途の比例経路を有するクロックデータリカバリループ - 特許庁

A path (data path, clock path) P is extracted from a net list 100.例文帳に追加

ネットリスト１００の中から、パス（データパス、クロックパス）Ｐを抽出する。 - 特許庁

To provide a clock path changeover method that suppress the generator of clock path switching to the utmost so as to obtain clock selection with high quality order.例文帳に追加

クロックパス切替の発生をできるだけ抑え、品質順位の高いクロック選択を得るクロックパス切替方法を提供する。 - 特許庁

A delay analyzing device includes a delay analyzing part for performing delay analysis to a clock path inside/outside an arbitrary block under the consideration of CRPR(Clock Reconvergence Pessimism Removal).例文帳に追加

本発明の遅延解析装置は、任意区域内外のクロックパスを、ＣＲＰＲ(Clock Reconvergence Pessimism Removal)を考慮して遅延解析する遅延解析部を含む。 - 特許庁

To facilitate adjustment of a clock skew by wiring a proper clock path which does not depend on the arrangement position of a clock gating circuit.例文帳に追加

クロックゲーティング回路の配置位置に依存しない適切なクロックパスを配線し、クロックスキューの調整の容易化を図ること。 - 特許庁

A clock signal generation section 26 generates a clock signal and supplies it to a CHU 13 through a clock signal transmission path 12f.例文帳に追加

クロック信号生成部２６は、クロック信号を生成し、クロック信号伝送路１２ｆを介してCHU１３に供給する。 - 特許庁

Also, a clock path in the semiconductor integrated circuit is identified.例文帳に追加

また、半導体集積回路内のクロックパスを識別する。 - 特許庁

In the case that the opposite network synchronization devices are in self-running state and the clock path is interrupted due to occurrence of a fault in the active system, the device reaches a self-running operation, the clock path operating information is informed of the opposite network synchronization device and the clock path is switched based on a switching control instruction of the clock path.例文帳に追加

対向する網同期装置が自走動作の場合及び現用系障害が発生してクロックパス断の際に、自走動作となり、対向する網同期装置にクロックパス運用情報を通知し、この通知によるクロックパスの切替制御指示に基づいてクロックパスを切り替える。 - 特許庁

To provide a low-skew clock distribution structure having a variable length path.例文帳に追加

可変長経路を有する低スキュークロック分配構成。 - 特許庁

When a plurality of clock gate circuits are arranged in a clock tree path, it is determined whether to multiplex or integrate the clock gate circuits for settling skew of clock signals output from the clock gate circuits within an allowable range.例文帳に追加

クロックツリー経路に複数のクロックゲート回路を配置したとき、クロックゲート回路が出力するクロック信号のスキューを許容範囲に収めるためにクロックゲート回路の多重化又は統合を行うかを判定する。 - 特許庁

The margin coefficients of the delay fluctuation of a data path are decided according to the wideness of an arrangement region on the chip of each cell in the path of a data path, and the margin coefficients of the delay fluctuation of a clock path are decided according to the wideness of an arrangement area on the chip of each cell in the path of the clock path.例文帳に追加

データパスの経路中の各セルのチップ上の配置領域の広さに応じてそのデータパスの遅延バラツキのマージン係数を決定し、且つクロックパスの経路中の各セルのチップ上の配置領域の広さに応じてそのクロックパスの遅延バラツキのマージン係数を決定する。 - 特許庁

The design method extracts a clock path of a topmost layer in a hierarchical design (S100), obtains clock branch points corresponding to hierarchical clock input terminals in pairs from each extracted clock path (S110), and obtains a delay by each clock input terminal in pairs (S120).例文帳に追加

階層設計において、階層トップのクロック経路を抽出し（Ｓ１００）、抽出した各クロック経路から階層クロック入力端子ペアに対応するクロック分岐ポイントを求め（Ｓ１１０）、遅延値をクロック入力端子ペアごとに求める（Ｓ１２０）。 - 特許庁

A clock wiring part 4 re-wires the clock wiring path in function blocks while deciding the clock wiring path between function blocks.例文帳に追加

クロック配線部４は、半導体集積回路全体について、各機能ブロック内のクロック配線経路の再配線を行い且つ機能ブロック間のクロック配線経路を決定する。 - 特許庁

The reception-side integrated circuit detects a phase difference by comparing a data signal of the initialization pattern with a frequency division clock being a clock obtained by dividing the frequency of a reference clock for every data path corresponding to each transmission path.例文帳に追加

前記受信側集積回路が、前記各伝送経路に対応するデータパス毎に、前記初期化パタンのデータ信号と、基準クロックを分周したクロックである分周クロックと、を比較することにより、位相差を検出する。 - 特許庁

The reception system includes a frequency divider for generating an operating clock supplied to the N-path filter, and a multiphase clock generation section for generating multiphase clocks supplied to the N-path filter on the basis of the operating clock.例文帳に追加

また、受信システムは、Ｎパスフィルタに供給される動作クロックを生成する分周器と、この動作クロックに基づいて、Ｎパスフィルタに供給される多相クロックを生成する多相クロック生成部と、を備えている。 - 特許庁

To automatically determine a desired clock and to supply a clock synchronized with a clock received from a transmission path as a reference clock to an optical receiver.例文帳に追加

自動的に所望のクロックを決定し、伝送路より受信したクロックに対して同期したクロックを光受信器へのリファレンスクロックとして供給することを目的とする。 - 特許庁

A clock distribution path is connected from a clock branch point to the first flip-flop through the first clock terminal, and to the second flip-flop through the second clock terminal.例文帳に追加

クロック分配経路は、クロック分岐点から、第１クロック端子を通して第１フリップフロップへつながり、且つ、第２クロック端子を通して第２フリップフロップへつながる。 - 特許庁

When a specification part 202 specifies an input pin 304 of a clock gate 303 because the input pin 304 of the clock gate 303 is a pin interposed in a clock path, the clock tree 300 is divided.例文帳に追加

クロックゲート３０３の入力ピン３０４がクロックパス途中に存在するピンに該当するため、指定部２０２によりクロックゲート３０３の入力ピン３０４が指定されると、クロックツリー３００を分割する。 - 特許庁

To provide a clock path extraction device for shortening a time for analysis of a clock system in timing verification.例文帳に追加

タイミング検証におけるクロック系統の解析時間を短縮することのできるクロック経路抽出装置を提供する。 - 特許庁

Path tracing is executed by using a net list and a clock source point as inputs and clock nets are extracted (S500).例文帳に追加

ネットリストとクロックソースポイントとを入力として、パストレースを行い、クロックネットを抽出Ｓ５００する。 - 特許庁

Consequently, a clock signal CLK propagates on a clock path to the last during burn-in, regardless of the value of the enable signal EN.例文帳に追加

このため、バーンイン中は、イネーブル信号ＥＮの値に関わらず、クロック信号ＣＬＫは、クロック経路上を最後まで伝搬する。 - 特許庁

The signal transmitter for transmitting a spread spectrum data signal and a spread spectrum clock signal comprises a data signal transmission path 3 and a clock signal transmission path 4 connecting a transmitting unit 1 and a receiving unit 2 and a SAW filter 5 of a resonator version arranged at the clock signal transmission path.例文帳に追加

スペクトラム拡散したデータ信号及びクロック信号を伝送する信号伝送装置は、送信部１と受信部と２の間を接続するデータ信号伝送路３及びクロック信号伝送路４と、該クロック信号伝送路に設けられた共振子型のＳＡＷフィルタ５とを備える。 - 特許庁

CLOCK SIGNAL SUPPLY PATH OF SEMICONDUCTOR INTEGRATED CIRCUIT AND ITS WIRE ARRANGING METHOD例文帳に追加

半導体集積回路のクロック信号供給経路及びその配線配置方法 - 特許庁

To minimize clock skew even in the arrangement of a long wiring path with a relatively simple circuit configuration.例文帳に追加

比較的簡単な回路構成で、配線経路の長い配置でもクロックスキューを最小化する。 - 特許庁

To detect a re-convergence path on a clock line included in a design circuit at a high speed.例文帳に追加

設計回路に含まれるクロックライン上の再収斂パスを高速に検出すること。 - 特許庁

The data is synchronized with the clock at the end of the read data path before being read out of the chip.例文帳に追加

データは、チップから読み出される前の読み取りデータパスの終わりでクロックに同期させられる。 - 特許庁

To provide a circuit which reduces an increase in the number of scan path test clock terminal.例文帳に追加

スキャンパステストクロック端子数の増大を抑止する回路の提供。 - 特許庁

A clock signal is supplied to one end of a current path of an n-channel TFT 51a.例文帳に追加

ｎチャネルＴＦＴ５１ａの電流路の一端にクロック信号が供給される。 - 特許庁

Then the signal is transmitted, in synchronization with a clock signal using the transmission path 10.例文帳に追加

そして、クロック信号に同期させながら、伝送経路１０を用いて送信（伝送）する。 - 特許庁

The function selector 31 is designed to select one path by synchronizing to an input clock CK.例文帳に追加

機能セレクタ３１は、入力クロックＣＫに同期して１つの経路を選択する。 - 特許庁

Each channel is provided with a path for outputting the received data without delay, and a path for delaying the data synchronously with a video clock.例文帳に追加

各チャンネルに受信データを遅延なしで出力する経路と、ビデオクロックに同期して遅延させる経路を設ける。 - 特許庁

The channel clock domain is equipped with at least one of a receiving path receiving the signal or a driving path supplying the signal.例文帳に追加

チャネル・クロック・ドメインは、信号を供給するための駆動経路と信号を受信する受信経路の少なくとも一つを備える。 - 特許庁

The design support device calculates delay sensitivities of voltage and temperature about a clock path included in a clock tree generated in clock tree composition processing (step 23), and adjusts the delay sensitivities of two clock paths such that a difference between the delay sensitivities of the two clock paths is brought close to zero.例文帳に追加

設計支援装置は、クロックツリー合成処理（ステップ２３）にて生成したクロックツリーに含まれるクロックパスについて、電圧・温度の遅延感度をそれぞれ算出し、２つのクロックパスの遅延感度の差を０に近づけるように、クロックパスの遅延感度を調整する。 - 特許庁

In this layout method of a semiconductor integrated circuit, the number of stages of a logic cell, which exists on each clock path, is obtained as the property of each clock path extracted (step S402).例文帳に追加

この半導体集積回路の設計方法においては、抽出した各クロック経路の特性として、各クロック経路上に存在する論理セルの段数を求める（ステップＳ４０２）。 - 特許庁

The method includes a step for statistically combining the jitters of the respective stages of a path or a couple of paths in the clock tree with one another in order to calculate the jitters related to the path or the pair of paths in the clock tree.例文帳に追加

本方法は、クロックツリー中の経路又は経路対に関するジッタを計算するため、クロックツリー中の経路又は経路対の各ステージのジッタを互いに統計的に合成するステップを含む。 - 特許庁

The method includes a step of statistically synthesizing the jitter in each stage of a path or a pair of paths inside the clock tree with each other to calculate the jitter associated to the path or the pair of paths inside the clock tree.例文帳に追加

本方法は、クロックツリー中の経路又は経路対に関するジッタを計算するため、クロックツリー中の経路又は経路対の各ステージのジッタを互いに統計的に合成するステップを含む。 - 特許庁

A No.1 circuit part 111 of a plurality of circuit parts receives a reference clock signal generated by a reference clock signal generating part and a return signal to be transmitted from the terminal of a reference signal transmission path through a return transmission path.例文帳に追加

複数の回路部のうちＮｏ．１回路部１１１は、基準クロック信号発生部が発生した基準クロック信号および基準信号伝送路の終端から折返し伝送路により伝送する折返し信号の双方を受信する。 - 特許庁

To obtain a subordinate synchronization changeover system by which automatic changeover of a clock path is attained without causing a block state of the clock path in a loop network on the occurrence of a fault in a transmission line of an active system.例文帳に追加

運用系の伝送路障害が発生した場合に、ループ網内のクロックパスの閉塞状態を発生させることなく、クロックパスの自動切替えを可能とした従属同期切替方式を得る。 - 特許庁

Corresponding to the delay time of the path specified by the path specifying means 11, a clock signal cycle determining means 12 determines the cycle of a clock signal.例文帳に追加

クロック信号周期決定手段１２は、パス特定手段１１によって特定されたパスの遅延時間に対応してクロック信号の周期を決定する。 - 特許庁

When the E system selection signal is circulated through the E system transmission line and the changeover of the clock path operating system of the network synchronization devices 112, 114 is terminated, self-running is stopped and the clock path active system is switched to the E system transmission line.例文帳に追加

Ｅ系選択信号がＥ系伝送路を一巡して網同期装置１１２、１１４のクロックパス運用系の切り替えが終了すると、自走を停止して、クロックパス運用系をＥ系伝送路に切り替える。 - 特許庁

Shield wiring 24 or scan paths 26_1 to 26_3, whose signal levels in normal operation are held constant by NAND circuits 14_1 to 14_3, are wired on both sides of a clock path 22 adjacently to the clock path 22.例文帳に追加

シールド配線２４及びＮＡＮＤ回路１４_１〜１４_３により通常動作時の信号レベルが一定に保たれるスキャンパス２６_１〜２６_３の一方がクロックパス２２に隣接するように、クロックパス２２の両側に配線されている。 - 特許庁

This semiconductor integrated circuit includes: a first clock domain; a second clock domain operated in the same frequency as the first clock domain, and connected to the first clock domain through a data path; and a path interruption circuit for switching conduction to/from interruption of data transfer through the data path.例文帳に追加

本発明にかかる半導体集積回路は、第１のクロックドメインと、前記第１のクロックドメインと同一の周波数で動作し、前記第１のクロックドメインとデータパスによって接続される第２のクロックドメインと、前記データパスにおけるデータ転送の導通及び遮断を切り替えるパス遮断回路とを備える。 - 特許庁

To improve the timing of a timing violating path and improve processing speed by controlling the phase of a clock and giving an optimum clock skew to each flip-flop without reducing clock skews evenly.例文帳に追加

クロックスキューを均一に抑える必要なく、クロックの位相を制御し、各フリップフロップに最適なクロックスキューを与えることで、タイミング違反のパスのタイミングを改善、及び処理速度の改善を行う。 - 特許庁

To wire a clock signal clock from a clock driver of a final stage to an start and end point F/F, for minimizing the delay between a path start point F/F and an end point F/F.例文帳に追加

パス始点Ｆ／Ｆ終点Ｆ／Ｆ間の遅延を最小化する、最終段クロックドライバから始終点Ｆ／Ｆへクロック信号クロックを配線する。 - 特許庁

A wiring path R0 connecting an output terminal t0 for the clock buffer CB1 and the mesh-structure clock wiring 7 is composed only of wiring layers of a lowermost wiring layer (L4) or less in the mesh-structure clock wiring 7.例文帳に追加

クロックバッファＣＢ１の出力端子ｔ０とメッシュ構造クロック配線７をつなぐ配線経路Ｒ０が、メッシュ構造クロック配線７における最下位配線層（Ｌ４）以下の配線層のみで構成されている。 - 特許庁