「clock path」に関連した英語例文の一覧と使い方(3ページ目) - Weblio英語例文検索

The timing verifying device reads a clock restriction at a clock condition inputting part 4 and performs timing verification at a restriction information creating part 5 according to the restriction commands and clock restriction information created at the path and restriction extracting part 3.例文帳に追加

また、クロック条件入力部４よりクロック制約を読み込ませ、制約情報生成部５にて、制約・経路情報抽出部３より作成された制約コマンドとクロック制約情報をもとにタイミング検証を行うタイミング検証装置である。 - 特許庁

The network synchronization device 113 sends clock paths 141, 142 of the clock CL3 respectively to network synchronization devices 112, 114 and sends an E system selection signal to select an E system transmission line as an active system of the clock path to the network synchronization device 112.例文帳に追加

網同期装置１１３はクロックＣＬ３のクロックパス１４１、１４２をそれぞれ網同期装置１１２、１１４に送出すると共に、網同期装置１１２にクロックパスの運用系としてＥ系伝送路を選択するＥ系選択信号を送出する。 - 特許庁

On the fixed layer, scan clock wiring 11 for supplying a scan clock performing scan test to a selection circuit 4, and clock wiring for supplying the output from the selection circuit 4 to a flip-flop 51 on a scan path are formed.例文帳に追加

固定層には、スキャンテストを行なうためのスキャンクロックを選択回路４に対して供給するスキャンクロック配線１１と、選択回路４の出力をスキャンパス上のフリップフロップ５１に対して供給するクロック配線とを形成している。 - 特許庁

To match a sampling clock frequency at a repeater side to a sampling clock frequency at a transmission apparatus side even when an interference wave component (sneaked path wave component, multi-path component) is superposed on a reception signal at the repeater of an SFN system.例文帳に追加

ＳＦＮ方式の中継装置において、受信信号に干渉波成分（回り込み波成分、マルチパス成分）が重畳されているときでも、中継装置側のサンプリングクロック周波数を送信装置側のサンプリングクロック周波数に合わせることができるようにする。 - 特許庁

To provide a loop network controlled synchronization system by which a network synchronizing device avoids a closed clock signal and automatically switches clock paths due to fault in a transmission path, and to provide its switching method.例文帳に追加

クロック信号閉鎖状態を回避して網同期装置が伝送路障害発生によるクロックパスの切り替えを自動的に行うループ網従属同期システム及びその切り替え方法を提供する。 - 特許庁

On the occurrence of a fault at a point P of an N-system transmission line 122 being an active system of a clock path, a 3rd network synchronization device 113 that is placed in a direct downstream runs in itself to generate a clock CL3.例文帳に追加

クロックパスの運用系であるＮ系伝送路１２２のポイントＰで障害が発生した場合にこの直下流の第３の網同期装置１１３は自走して、クロックＣＬ３を生成する。 - 特許庁

To attain clock synchronization in a transceiver and to prevent a PCR (Program Clock Reference) jitter in transmission/reception, for a packet transmitting device for an MPEG2-TS packet via a transmission path in which jitter may exist.例文帳に追加

ジッタが存在する可能性のある伝送路を経由したＭＰＥＧ２−ＴＳパケットのパケット伝送装置において、送受信機のクロック同期を図り、送受信におけるＰＣＲジッタを抑止する。 - 特許庁

A transmission part 10 takes transmission data (in) into a register 12 according to a transmission clock signal clk1 to output them to a transfer path 4, and at the same time a strobe generation counter 11 starts counting the transmission clock signal clk1.例文帳に追加

送信部１０は、送信クロック信号clk1に従って送信データinをレジスタ１２に取込んで転送路４に出力すると共に、ストローブ生成カウンタ１１で送信クロック信号clk1のカウントを開始する。 - 特許庁

After that, flip-flop for fetching the data by a clock signal by inverting the clock signal to be supplied to a module on the data transmitting side is inserted into a data transfer path between the divided modules.例文帳に追加

その後、前記分割したモジュール間のデータ転送経路に、データ送信側のモジュールに供給する前記クロック信号を反転したクロック信号でデータを取り込むフリップフロップを挿入する。 - 特許庁

A write or read clock signal is routed through a transmission path being the same as that of the data signal for the write and read operations.例文帳に追加

書込み及び読出し動作のために書込みまたは読出しクロック信号がデータ信号と同じ伝送パスを介してラウトされる。 - 特許庁

The optical system 33 is laid on the optical path for scanning exposure by a laser beam LB according to the frequency of a reference clock.例文帳に追加

光学系３３は、基準クロックの周波数に従ってレーザビームＬＢの走査露光を行うために光路上に配置されている。 - 特許庁

Circuit data to be simulated is used to extract a step response of a clock synchronization circuit including a band restriction effect of a transmission path.例文帳に追加

伝送路の帯域制限効果を含めたクロック同期回路のステップ応答が、シミュレーション対象の回路データを用いて抽出される。 - 特許庁

A representative path timing calculation section 105 uses the a(n) and the Ave (|a(n)|2) to output the representative path timing value such as power weight of a path to control the spread code generator 108 via a loop filter 106 and a clock control section 107.例文帳に追加

代表パスタイミング算出部１０５は、ａ（ｎ）及びＡｖｅ（｜ａ（ｎ）｜^２）により、パスの電力重心等の代表パスタイミング値を出力し、ループフィルタ１０６及びクロック制御部１０７を介して、拡散符号発生器１０８の制御が行われる。 - 特許庁

In a clock tree generation apparatus 200, an acquisition part 201 acquires a net list of a clock tree 300, synchronous group information, and placement information about circuit elements such as FFs to determine whether or not a synchronous group A or B includes a pin interposed in a clock path.例文帳に追加

クロックツリー生成装置２００は、取得部２０１により、クロックツリー３００のネットリスト、同期グループ情報、およびＦＦなどの回路素子の配置情報を取得し、同期グループＡまたはＢ内に、クロックパス途中に存在するピンがあるか否かを判定する。 - 特許庁

In a parallel-serial conversion circuit, a clock propagation path is formed to sequentially give a reference clock signal or a clock signal which is obtained by frequency-converting the reference clock signal, corresponding to each of operational frequencies from the data converter of a first stage to the data converter of a final stage when operating multistage connected data converters in accordance with timing of the clock signal.例文帳に追加

パラレル−シリアル変換回路では、多段接続したデータ変換部をクロック信号のタイミングに従って動作させる際に、各々の動作周波数に対応した、基準クロック信号または該基準クロック信号を周波数変換したクロック信号が、初段のデータ変換部から最終段のデータ変換部に順次与えられるようにクロック伝搬経路が形成されている。 - 特許庁

In addition, since there is no relationship between the stages and a system clock CLK, the reading data path can be processed in any CAS waiting time only by forming a resynchronization output so as to support the reading data path.例文帳に追加

さらに、段はシステムクロックＣＬＫと無関係であるので、読み取りデータパスをサポートするために再同期出力を形成するだけで、読み取りデータパスを任意のＣＡＳ待ち時間で処理することができる。 - 特許庁

A second circuit group includes a plurality of scan flip-flops (F11, F13 and F15) belonging to a second clock domain, and includes a second data path (101) which affects the first data path (102) with crosstalk.例文帳に追加

第２回路群は、第２のクロックドメインに属する複数のスキャンフリップフロップ（Ｆ１１、Ｆ１３、Ｆ１５）を備え、第１データパス（１０２）に対してクロストークにより影響を与える第２データパス（１０１）を含む。 - 特許庁

Then, each function module including a starting point and a terminal point of a path and the clock supply region to which the function module belongs are distinguished, and the CS budget value associated with the CT branch point for the pair of the clock supply regions is set to the path (S508).例文帳に追加

そして、パスの始点・終点を含む各機能モジュールと、当該機能モジュールが所属する当該クロック供給領域とを判別し、当該クロック供給領域の対についてのＣＴ分岐点に対応付けられるＣＳ予算値を、当該パスに設定する（Ｓ５０８）。 - 特許庁

Next, concerning each pair of flip-flops sequentially selected from a semiconductor integrated circuit to be laid out, the difference between the number of stages of the logic cell which exists on a clock path to one flip-flop and the number of a logic cell, which exists on a clock path to the other flip-flop, is obtained (step S403).例文帳に追加

次に、設計すべき半導体集積回路から順に選択されたフリップフロップの各ペアについて、一方のフリップフロップに至るクロック経路上に存在する論理セルの段数と、他方のフリップフロップに至るクロック経路上に存在する論理セルの段数との差を求める（ステップＳ４０３）。 - 特許庁

Concerning this timing verification method, when a PLL circuit exists on a clock path formed between a clock supply terminal for supplying a first clock designated as a verification object and the clock input terminal of an FF set at the terminal as a verification object, a second terminal clock delay value is found on the basis of a first terminal clock delay value DCE1, the jitter of the PLL and an stationary phase error.例文帳に追加

開示されるタイミング検証方法は、検証対象として指定された第１のクロックを供給するクロック供給端と検証対象として終点に設定されたＦＦのクロック入力端子との間に形成されたクロック・パス上にＰＬＬ回路が存在する場合には、第１終点クロック遅延値ＤＣＥ１と、終点ループ遅延値と、ＰＬＬにおけるジッタ及び定常位相誤差とに基づいて、第２終点クロック遅延値を求める。 - 特許庁

A voltage drop analysis step S101 calculates temporal change in supply voltage supplied to each cell on a clock signal transmission path.例文帳に追加

電圧降下解析ステップＳ１０１では、クロック信号伝達経路の各セルに供給される電源電圧の時間的変動が算出される。 - 特許庁

Optical clock pulses 13 are reproduced from an optical pulse signal 21 which is obtained by demultiplexing an optical pulse signal 11 with a demultiplexer 18 and propagating in a 2nd path 20, and an optical delay circuit 14 adds time delay to the optical clock pulses 13.例文帳に追加

光パルス信号11を分波器18で分波して得られる第2経路20を伝播する光パルス信号21から光クロックパルス13を再生して、この光クロックパルスに光遅延回路14によって時間遅延を付加する。 - 特許庁

In a hardware-based logical emulation environment, communication of time multiplexed data signals among clock regions is controlled during emulation, by using a buffer 30 inserted into a common signal path among the asynchronous clock regions.例文帳に追加

ハードウェア・ベースの論理エミュレーション環境で非同期クロック領域間の共通信号経路に挿入されたバッファ３０を利用して、エミュレーション中にクロック領域間の時間多重化データ信号の通信を管理する。 - 特許庁

This memory controller is provided with a plurality of memory interface parts 12 to 16 corresponding to a plurality of types of memories and a clock signal generating device 2 for supplying a clock signal through an independent path to each of the plurality of memory interface parts.例文帳に追加

複数種類のメモリに対応した複数のメモリ・インターフェース部１２〜１６と、この複数のメモリ・インターフェース部のそれぞれに独立な経路によりクロック信号を供給するクロック信号生成装置２とを備える。 - 特許庁

In a block 1 adjoining the route from a clock-supplying source to a clock-supplying destination, the disturbance to a signal line passing through a wiring inhibiting region 5 can be avoided by generating an arrangement inhibiting region 5 and the wiring inhibiting region 5 in the block 1 along the clock-wiring path-side edge.例文帳に追加

クロック供給源からクロック供給先までの経路に隣接するブロック１において、前記クロック配線経路側の辺沿いに配置禁止領域７と配線禁止領域５を作成することで、配線禁止領域５を通過する信号線の経路を妨害することを避けられる。 - 特許庁

A multiphase clock supplying circuit 50 is installed, which generates a scan clock signal SCK (k) of (n+1) arising from the clock signal SCLK for test indicating implementation of scan path test, with no overlap mutually and in sequence, to supply the generated scan clock signal SCK (k) to scan flip-flop SFF of (n-1) and one scan flip-flop SFF*.例文帳に追加

スキャンパステストの実行を示すテスト用クロック信号ＳＣＬＫから互いに重複せず順に立ち上がる（ｎ＋１）個のスキャンクロック信号ＳＣＫ（ｋ）を生成する多相クロック供給回路５０を設け、生成したスキャンクロック信号ＳＣＫ（ｋ）を（ｎ−１）個のスキャンフリップフロップＳＦＦと１個のスキャンフリップフロップＳＦＦ＊とに供給する。 - 特許庁

In a clock distribution circuit 1 mounted on a semiconductor integrated circuit, a clock signal distribution path to the second buffer stage 20A of a second circuit block 20 having a smaller number of buffer stages is configured by utilizing a part of clock signal distribution path passing the first buffer stage 10A from the first selector 11 of a first circuit block 10 having a larger number of buffer stages.例文帳に追加

半導体集積回路に搭載されたクロック分配回路１において、バッファ段数が多い第１の回路ブロック１０の第１のセレクタ１１から第１のバッファ段１０Ａを通過する一部のクロック信号の分配経路を利用し、バッファ段数の少ない第２の回路ブロック２０の第２のバッファ段２０Ａへのクロック信号の分配経路を構築する。 - 特許庁

To shorten a transmission-impossible time in each transmission path caused by changing a clock source to a device of a different transmission path even when a system is made to have a configuration in which a plurality of transmission paths are connected to each other.例文帳に追加

システムを複数の伝送路を接続した構成とする場合でも、クロック源を異なる伝送路のデバイスに変更したことに伴って生じる各伝送路における伝送不能時間を短縮できるようにする。 - 特許庁

To prevent delay optimization relating to a false path by a logic synthesis tool and to prevent the generation of errors by the fact that the restriction of delay is not satisfied in the case that the delay by the false path exceeds a clock cycle.例文帳に追加

論理合成ツールにより、ｆａｌｓｅパスに関して遅延最適化を行わせず、ｆａｌｓｅパスによる遅延がクロック周期を超えている場合に、遅延の制約が満たされないことによってエラーを発生させない。 - 特許庁

Accordingly, the propagation path of carries can be shortened even if a data length of arithmetic data is lengthened, and the operation clock frequency in the encryption circuit can be increased.例文帳に追加

したがって、演算データのデータ長が長くなってもキャリーの伝播経路を短くでき、暗号回路の動作クロック周波数を高くすることが可能となる。 - 特許庁

The reference transmission path 21 is connected to a pad 11b on the AD conversion circuit 9 side on the clock line 11, and has regulated characteristic impedance and line length.例文帳に追加

基準伝送路２１は、クロックライン１１上のＡＤ変換回路９側のパッド１１ｂに接続され、特性インピーダンス及び線長が規定されている。 - 特許庁

The transmitter appends the time information of a transmit TTS counter based on the system clock, and sends out a (MPEG2-TTS) packet to a transmission path.例文帳に追加

送信機は、そのシステムクロックに基づいて送信ＴＴＳカウンタの時刻情報を付加して伝送路に（ＭＰＥＧ２−ＴＴＳ）パケットを送出する。 - 特許庁

Impedance conversion circuits 13_1-13_N apply impedance conversion to each of the clock signals by an emitter-follower form transistor amplifier circuit to output them to the side of the transmission path.例文帳に追加

インピーダンス変換回路１３_１〜１３_Ｎはクロック信号をそれぞれエミッタフォロア形のトランジスタ増幅回路でインピーダンス変換して伝送路側に出力する。 - 特許庁

To prevent the occurrence of a blocking state where a clock path is reciprocated between communication devices that are subordinately synchronized due to a fault in a transmission line.例文帳に追加

伝送路障害により従属同期している通信装置同士の間をクロックパスが往復する閉塞状況が発生するのを防止する。 - 特許庁

To enhance the tracking performance to transmission path environment variations and the synchronous locking performance in clock frequency synchronization of an OFDM demodulator.例文帳に追加

ＯＦＤＭ復調装置におけるクロック周波数同期について、伝送路環境変動への追従性能及び同期引き込み性能を向上すること。 - 特許庁

To provide an analyzing method for coping with the use of a gated clock and the enlargement of a circuit, shortening a processing time, and accurately detecting a multi-cycle path.例文帳に追加

ゲーティッドクロックの使用や回路の大規模化にも対応でき、処理時間が短く、マルチサイクルパスを正確に検出可能な解析方法を提供する。 - 特許庁

Buffer insertion is performed (S70) to a place other than a buffer disposition prohibition area, so that the kind of buffer on a wiring path from a clock driver cell to each terminal cell and a shape of the wiring path driven by the buffer become completely identical at each stage after the wiring path whose shape from the clock driver cell to each terminal cell becomes completely symmetrical is generated (S50).例文帳に追加

クロックドライバセルから各末端セルへの配線経路の形状が完全に対称となる配線経路を生成した後（Ｓ５０）、クロックドライバセルから各末端セルへの配線経路上のバッファの種類及びバッファが駆動する配線経路の形状が各段で完全に同一となるように、バッファ配置禁止領域以外の場所に、バッファ挿入を行う（Ｓ７０）。 - 特許庁

The programmable logic circuit device includes a plurality of computing elements 10 each of which includes a first path to which a flip flop circuit 16 having a first clock signal inputted thereto is connected and a second path to which a lookup table 12 and a flip flop circuit 14 having a second clock signal inputted thereto are connected.例文帳に追加

第１のクロック信号を入力するフリップフロップ回路１６が接続された第１の経路と、ルックアップテーブル１２と第２のクロック信号を入力するフリップフロップ回路１４とが接続された第２の経路と、を備える複数の演算器エレメント１０を本プログラマブル論理回路装置は備える。 - 特許庁

When the maximum synchronous change path cost sum, etc., does not satisfy the end condition, in a process S6, clock timing to be allocated to a synchronous element of a timing allocation object is changed within the range of such a restriction with which a circuit including the synchronous element normally operates in a prescribed clock cycle so as to make a maximum synchronous change path cost sum to be minimum.例文帳に追加

終了条件を満たさない場合には、工程Ｓ６では、最大同時変化パスコスト和が最小となるように、タイミング割り付け対象の同期素子を含む回路が所定のクロック周期で正常に動作するという制約の範囲内で、同期素子に割り付けるクロックタイミングを変更する。 - 特許庁

In the synchronous-circuit cell FF1 and the mesh-structure clock wiring 7, the wiring path R1 from an input terminal t1 for the synchronous-circuit cell is connected in the wiring layers excepting the lowermost wiring layer (L4) of the mesh-structure clock wiring 7.例文帳に追加

同期回路セルＦＦ１とメッシュ構造クロック配線７とは、同期回路セルの入力端子ｔ１からの配線経路Ｒ１が、メッシュ構造クロック配線７の最下位配線層（Ｌ４）以外の配線層において接続されている。 - 特許庁

A transmission timing generator used in a transmit data path includes a high-frequency clock generator such as a phase lock loop and a delay lock loop or the like equipped with an input for receiving an oscillator or a base clock input.例文帳に追加

送信データ経路において使用する送信タイミング発生器が、オシレータ又は基準クロック入力を受取るための入力を具備しているフェーズロックループ又は遅延ロックループ等の高周波数クロック発生器を包含している。 - 特許庁

This device includes an RTL(register transfer level) timing analysis part 102 which analyzes the circuit description of RTL and detects a multi-cycle path candidate whose delay covering its start point through end point exceeds a clock cycle or not and a check part 103 which collates the multi-cycle path candidate with the multi-cycle path/false path that is designated for analyzing the gate level timing.例文帳に追加

ＲＴＬ（レジスタ・トランスファ・レベル）の回路記述を解析して、開始点から終了点までの遅延がクロック周期を越えているマルチサイクルパス候補を検出するＲＴＬタイミング解析部１０２と、マルチサイクルパス候補と、ゲートレベルのタイミング解析のために指定されるマルチサイクルパス指定・フォールスパス指定とを突き合わせて比較するチェック部１０３とを具備する。 - 特許庁

With an input of a net list 101, a path-specific delay factor setting step 104 sets a maximum value and minimum value of a delay factor depending on characteristics of each path, in clock paths of a data sending FF and data receiving FF.例文帳に追加

まず、ネットリスト１０１を入力とし、パス別遅延係数設定工程１０４によりデータ送り側ＦＦとデータ受け側ＦＦのクロックパスにそれぞれのパスの特徴に応じた遅延係数の最大値と最小値を設定する。 - 特許庁

At the time of transmission, transmission data outputted from a transmission part 102 are sent through a switch 105 to a transmission/reception path 106 and transmitted to an opposite side and are also inputted to the input of the clock reproduction circuit 103 through the switch 105 and the clock reproduction circuit 103 performs a clock reproduction operation in synchronism with the data on its side.例文帳に追加

送信時には送信部１０２から出力された送信データは、スイッチ１０５を通して送受信路１０６に送られ、相手側に伝送されると共に、スイッチ１０５を通してクロック再生回路１０３の入力にも入力され、クロック再生回路１０３は自分側のデータに同期してクロック再生動作を行う。 - 特許庁

A gate control circuit which controls a prescribed control signal inputted to the clock gate is inserted on the basis of a search result (step st4), and thus the gate clock is controlled to perform a scan path test being a desired test operation.例文帳に追加

探索結果に基づいてクロックゲートに入力される所定の制御信号を制御するゲート制御回路を挿入する（ステップｓｔ４）ことにより、ゲーティッドクロックを制御し、所望のテスト動作であるスキャンパステストを実行することができる。 - 特許庁