「clock path」に関連した英語例文の一覧と使い方(2ページ目) - Weblio英語例文検索

To provide a clock distribution circuit capable of preventing a timing violation from occurring on a path including a clock gating signal even in a case where an operational condition is strict.例文帳に追加

動作条件が厳しい場合でも、クロックゲーティング信号を含む経路のタイミング違反の発生を防ぐことができるクロック供給回路を提供する。 - 特許庁

A digital processing circuit has a signal processor, a data path, and a data processing block including a clock controller.例文帳に追加

ディジタル処理回路は、信号処理部と、データパスと、クロック制御部とを含むデータ処理ブロックを備える。 - 特許庁

The reconfigurable image processing system includes a PCI bus interface chip, a clock control chip and a data path chip.例文帳に追加

再構成可能イメージ処理システムは、ＰＣＩバスインターフェースチップ、クロック制御チップおよびデータパスチップをも含む。 - 特許庁

To improve the timing of a timing violating path and improve processing speed by controlling the phase of a clock and giving an optimum clock skew to each flip-flop without reducing clock skews evenly.例文帳に追加

クロックスキューを均一に抑える必要なく、クロックの位相を制御し、各フリップフロップに最適なクロックスキューを与えることで、タイミング違反のパスのタイミングを改善、及び処理速度の改善を行う。 - 特許庁

In this sampling digitizer composed of the sampling head 11, a clock-generating part 12 and the digitizer 13, a thinning circuit 22 limiting the number of passing clock signals is inserted in a supply path of clock signals ranging from the clock generating part to the digitizer.例文帳に追加

サンプリングヘッド１１と、クロック発生部１２と、デジタイザ１３とによって構成されたサンプリングデジタイザにおいて、クロック発生部からデジタイザに至るクロック信号の供給経路に、クロック信号の通過数を制限する間引き回路２２を挿入する。 - 特許庁

When the E system selection signal is circulated through the E system transmission line and the changeover of the clock path operating system of the network synchronization devices 112, 114 is terminated, self-running is stopped and the clock path active system is switched to the E system transmission line.例文帳に追加

Ｅ系選択信号がＥ系伝送路を一巡して網同期装置１１２、１１４のクロックパス運用系の切り替えが終了すると、自走を停止して、クロックパス運用系をＥ系伝送路に切り替える。 - 特許庁

In a step of performing smear sweeping, a transfer clock rate on a transfer path is reduced step by step.例文帳に追加

スミア掃出しを行うステップにおいて、転送路の転送クロックの速度を段階的に遅くするようにする。 - 特許庁

Similarly, the clock signal is supplied to a gate electrode and one end of the current path of an n-channel TFT 61a.例文帳に追加

同様に、ｎチャネルＴＦＴ６１ａのゲート電極と電流路の一端にクロック信号が供給される。 - 特許庁

To automatically perform network synchronization without being conscious of the fact that a specified channel is a channel exclusive for a fixed clock path.例文帳に追加

特定のチャネルが固定クロック・パス専用チャネルであることを意識せずとも、自動的に網同期を行う。 - 特許庁

RESETTING CIRCUIT OF DATA PATH USING CLOCK ENABLE SIGNAL, RESETTING METHOD, AND SEMICONDUCTOR MEMORY DEVICE EQUIPPED WITH THE SAME例文帳に追加

クロックイネーブル信号を利用したデータ経路のリセット回路、リセット方法及びこれを備える半導体メモリ装置 - 特許庁

A wiring path R0 connecting an output terminal t0 for the clock buffer CB1 and the mesh-structure clock wiring 7 is composed only of wiring layers of a lowermost wiring layer (L4) or less in the mesh-structure clock wiring 7.例文帳に追加

クロックバッファＣＢ１の出力端子ｔ０とメッシュ構造クロック配線７をつなぐ配線経路Ｒ０が、メッシュ構造クロック配線７における最下位配線層（Ｌ４）以下の配線層のみで構成されている。 - 特許庁

To facilitate the analysis of a clock supply path in a logical circuit and reduce the labor in clock synthesis to provide the creation of a logical circuit having unintended multi-stage logic.例文帳に追加

論理回路のクロック供給経路の解析を容易にし、クロック合成の際の手間を削減して、意図しない多段の論理を持つ論理回路の作成を防止する。 - 特許庁

A clock signal recovery device 24 of each optical path responds to a related optical channel signal to generate a clock signal corresponding to a bit speed frequency of an optical channel signal.例文帳に追加

各光路において、クロック信号復元装置２４は関連する光チャネル信号に応答し、光チャネル信号のビット速度周波数に対応するクロック信号を生成する。 - 特許庁

The reception apparatus 2 uses a clock reproducing circuit 7 to reproduce a clock from the transmission data received through the main data transmission path 5 and fetches the main data.例文帳に追加

受信装置２では、主データ伝送路５を通して受信した送信データから、クロック再生回路７を用いてクロックの再生を行い、主データの取り込みを行う。 - 特許庁

Then, on the basis of the calculated delay time and/or the waveform rounding value, the delay analyzer 100 calculates the delay time of the clock signal input into the other circuit elements on a clock path.例文帳に追加

そして、その算出した遅延時間および／または波形鈍り値に基づいて、クロックパス上の他の回路素子に入力されるクロック信号の遅延時間を算出する。 - 特許庁

This circuit is equipped with a timing averaging circuit (10) which inputs clocks from a certain position on the going path 111 of a clock propagation path where an input clock is inputted from one end and returned and a position on the return path 112 corresponding to the above position and averages the timing difference between those clocks and outputs.例文帳に追加

入力クロックを一端から入力して折り返すクロック伝搬経路の往路１１_1上のある位置と、前記往路の前記位置に対応する復路１１_2上の位置からのクロックを入力としてこれらのクロックのタイミング差を平均して出力するタイミング平均化回路（１０）を備える。 - 特許庁

A sequential circuit including a combination circuit has a detection circuit (FF_L and XNOR) which detects operation start of a data path having a delay value exceeding a clock term; and a change circuit (GCB) which changes only the clock term at a time when the detection circuit detects the operation start of the data path, into such a clock term as satisfying timing of the relevant data path.例文帳に追加

組み合わせ回路を含む順序回路は、クロック周期を超える遅延値を有するデータパスの動作開始を検出する検出回路（ＦＦ＿ＬとＸＮＯＲ）と、検出回路がそのデータパスの動作開始を検出した時のクロック周期のみを当該データパスのタイミングを満たすようなクロック周期へ変更する変更回路（ＧＣＢ）とを備える。 - 特許庁

The circuit is provided with an output transistor 101, a clock transmission path 803, clock input sections 204a and 204b, a flip-flop 808, an output transistor 108, a data transmission path 811, a data input section 601, and a flip-flop 815.例文帳に追加

出力用トランジスタ１０１と、クロック伝送路８０３と、クロック入力部２０４ａ，２０４ｂと、フリップフロップ８０８と、出力用トランジスタ１０８と、データ伝送路８１１と、データ入力部６０１と、フリップフロップ８１５とを備えている。 - 特許庁

Shield wiring 24 or scan paths 26_1 to 26_3, whose signal levels in normal operation are held constant by NAND circuits 14_1 to 14_3, are wired on both sides of a clock path 22 adjacently to the clock path 22.例文帳に追加

シールド配線２４及びＮＡＮＤ回路１４_１〜１４_３により通常動作時の信号レベルが一定に保たれるスキャンパス２６_１〜２６_３の一方がクロックパス２２に隣接するように、クロックパス２２の両側に配線されている。 - 特許庁

To obtain a subordinate synchronization changeover system by which a clock path is switched through integrated control from a terminal station device without causing a block state of the clock path in a loop network on the occurrence of a fault of a transmission line of an active system.例文帳に追加

運用系の伝送路障害が発生した場合に、ループ網内のクロックパスの閉塞状態を発生させることなく、ある端局装置からの一括制御にてクロックパスを切替えるようにした従属同期切替方式を得る。 - 特許庁

In a form of autonomous control over the clock-synchronized operation of the control circuit, the bus controller renders the control circuit operable in synchronism with the clock signal by opening a transmission path of the clock signal to the control circuit, and stops the operation of the control circuit synchronized with the clock signal, by blocking the transmission path.例文帳に追加

制御回路のクロック同期動作に対する自律的制御態様として、バスコントローラは、制御回路へのクロック信号の伝達経路を導通させることによって制御回路をクロック信号に同期させて動作可能とし、前記伝達経路を遮断することによって制御回路の前記クロック信号に同期する動作を停止させる。 - 特許庁

In timing analysis of a flip-flop circuit, a path to a falling clock drive flip-flop from a rising drive flip-flop and a path to the rising clock drive flip-flop from the falling clock drive flip-flop are extracted, operation margins of the paths are analyzed, and the duty tolerance of a drive clock is calculated by a worst margin value of an analysis result.例文帳に追加

フリップフロップ回路のタイミング解析時に、立ち上がり駆動フリップフロップから立ち下がりクロック駆動フリップフロップへのパス及び、立下がりクロック駆動フリップフロップから立ち上がりクロック駆動フリップフロップへのパスを抽出し、これらパスの動作マージンを解析し、解析結果のワーストのマージン値より駆動クロックのデューティ耐力を算出するように構成する。 - 特許庁

After xN-bit path selection information for radix -2^x is input with respect to a shift register 81 per clock and the amount corresponding to input k is stored, the amount of path selection information (kxN bits) is written at an address of a path memory RAM 82.例文帳に追加

シフトレジスタ８１に対しては、radix-2^xのパス選択情報が１クロックあたりxNビットずつ入力され、k入力分蓄積された後、kxNビットのパス選択情報がまとめてパスメモリ用RAM８２の１アドレスに書き込まれる。 - 特許庁

A fast clock generating circuit, which generates fast clock signal of half a cycle of clock signal during normal operation and a fast data generation circuit, which generates fast scan data of half a cycle of scan data used for a scan path test are provided, and a scan path test is carried out by fast clock signal generated by a fast clock generation circuit and fast scan data generated in the fast data generation circuit.例文帳に追加

通常動作時のクロック信号の半分の周期の高速クロック信号を生成する高速クロック生成回路と、スキャンパステストに使用するスキャンデータの半分の周期の高速スキャンデータを生成する高速データ生成回路とを設け、高速クロック生成回路で生成した高速クロック信号および高速データ生成回路で生成した高速スキャンデータによってスキャンパステストを行うように構成したものである。 - 特許庁

To shorten a synchronous pull-in time in response to a transmission path environment in a carrier reproduction and a sampling clock reproduction.例文帳に追加

搬送波再生及びサンプリングクロック再生において、伝送路環境に応じて同期引き込み時間を短縮する。 - 特許庁

The delay matching circuit is placed in the propagation path of an original signal, such as a clock signal, to be redistributed.例文帳に追加

遅延マッチング回路は、再分配されようとしている、クロック信号のような原初の信号の伝播経路内に置かれる。 - 特許庁

To provide a memory system that has a stub bus structure and transmits a free running clock through the same path as that of a data signal.例文帳に追加

スタブバス構造を有してデータ信号と同じパスを通じてフリーランニングクロックを伝送するメモリシステムを提供する。 - 特許庁

A lag time for the data path in combined circuits 17, 3 is reduced by an advance time for the clock signal CK 3.例文帳に追加

また、組み合わせ回路１７，３におけるデータパスの遅延時間は、クロック信号ＣＫ３の進み時間だけ緩和される。 - 特許庁

Then, the clock signal is changed to the target value (TK) and a critical path generating the error of a setup condition is detected.例文帳に追加

次いで、クロック信号を目標値（ＴＫ）に変更してセットアップ条件のエラーが生じるクリティカルパスを検出する。 - 特許庁

A detail wiring part 5 sequentially materializes the decided clock wiring path as well as the wiring between other function block.例文帳に追加

詳細配線部５は、決定したクロック配線経路およびその他の機能ブロック間の配線を順次具体化する。 - 特許庁

To provide a logic circuit design method for adjusting a clock skew occurred between scan FFs constituting a scan path.例文帳に追加

スキャンパスを構成するスキャンＦＦ間に発生するクロックスキューを調整するための論理回路設計方法を提供する。 - 特許庁

In a scan path test, the semiconductor integrated circuit device is provided with the number of the terminals of a test clock SCLK which is fewer than the number of domains of user clocks (UCLK1 to UCLK3) and comprises a test clock control circuit (TCLKCTL) for controlling whether a pulse of the test clock SCLK is allowed to propagate through a test clock line or to be cut off.例文帳に追加

スキャンパステストの際、ユーザクロック（ＵＣＬＫ１〜ＵＣＬＫ３）ドメイン数よりも少ない数のテストクロックＳＣＬＫの端子を確保し、テストクロックライン上にテストクロックＳＣＬＫのパルスを伝播するか遮断するかを制御するテストクロック制御回路（ＴＣＬＫＣＴＬ）を備えている。 - 特許庁

To provide a method for manufacturing a semiconductor integrated circuit for reducing power consumption in the distribution of a clock signal, for compensating the amplitude of the clock signal, and for unifying the delay time of the clock signal of each distributed path.例文帳に追加

クロック信号の分配において低消費電力化を図り、クロック信号の振幅を補償しつつ、分配経路毎のクロック信号の遅延時間を均一化することができる半導体集積回路の製造方法を提供する。 - 特許庁

When integrating them, in place of a clock gate circuit (CGC2) that is discarded by the integration, a circuit element (3) is arranged which connects the input terminal of a clock enable signal (CEN) of the relevant clock gate circuit to a fault detection path.例文帳に追加

統合を行うときは、前記統合によって廃止するクロックゲート回路（ＣＧＣ２）に代えて、当該クロックゲート回路のクロックイネーブル信号（ＣＥＮ）の入力端子を故障検出経路まで接続する回路要素（３）を配置する。 - 特許庁

To define setup time and hold time of input data in relation to the input clock and I/O path delay time of output data in relation to the input clock when the clock of a built-in PLL is used in a macro cell.例文帳に追加

マクロセルにおいて内蔵ＰＬＬのクロックを使用するとき、入力クロックに対する入力データのセットアップ時間及びホールド時間、並びに入力クロックに対する出力データのＩ／Ｏパス遅延時間を定義できるようにする。 - 特許庁

A No.1 circuit part 111 of a plurality of circuit parts receives a reference clock signal generated by a reference clock signal generating part and a return signal to be transmitted from the terminal of a reference signal transmission path through a return transmission path.例文帳に追加

複数の回路部のうちＮｏ．１回路部１１１は、基準クロック信号発生部が発生した基準クロック信号および基準信号伝送路の終端から折返し伝送路により伝送する折返し信号の双方を受信する。 - 特許庁

Further, the timing verification device 11 computes the pulse width in the clock input terminal of the FF by the pulse width of the clock signal and delays in rise and in fall in a path.例文帳に追加

更に、タイミング検証装置１１は、ＦＦのクロック入力端子におけるパルス幅を、クロック信号のパルス幅と、パスにおける立ち上がり遅延及び立ち下がり遅延とにより算出する。 - 特許庁

Alternately, the wiring path connecting the input terminal for the synchronous circuit cell and the mesh-structure clock wiring is formed through the wiring layers upper than the lowermost wiring layer in the mesh-structure clock wiring.例文帳に追加

あるいは、同期回路セルの入力端子とメッシュ構造クロック配線をつなぐ配線経路は、メッシュ構造クロック配線における最下位配線層より上位の配線層を経由する。 - 特許庁

To ensure an accurate timing analysis by not applying a uniform delay factor but applying a delay factor depending on characteristics of each clock path, to branch clock lines.例文帳に追加

分岐後のクロックラインに対して、一律の遅延係数を適用するのではなく、各クロックパスの特徴に応じた遅延係数を適用することにより、正確なタイミング解析を行う。 - 特許庁

To execute accurate timing design by applying not any uniform delay coefficients but delay coefficients corresponding to the characteristics of each clock path to a branched clock line.例文帳に追加

分岐後のクロックラインに対して、一律の遅延係数を適用するのではなく、各クロックパスの特徴に応じた遅延係数を適用することにより、正確なタイミング設計を行う。 - 特許庁

Since the transmission path length of the clock whose source is the frequency signal of the exclusive crystal oscillator may be short compared to the transmission path length of the clock whose source is the frequency signal of an oscillation part inside the decoder, the influence on the clock, of high frequency noise inside the electronic equipment is reduced, and the amount of jitters generated in the pixel clock to be transmitted to the external equipment is reduced.例文帳に追加

デコーダ内の発振部の周波数信号をソースとするクロックの伝送路長に比較して専用の水晶発振器の周波数信号をソースとするクロックの伝送路長は短くて済むことで、電子機器内での高周波ノイズによるクロックへの影響が低減され、外部の機器に伝送されるピクセルクロックに発生するジッタの量を低減できる。 - 特許庁

A re-convergence path detecting method includes (A) implementing a static timing analysis associated with a pair of a clock terminal and a register included in the design circuit and calculating a maximum and a minimum of clock delay from the clock terminal to the register, and (B) comparing the calculated maximum and minimum with each other to decide whether there is a re-convergence path between the clock terminal and register.例文帳に追加

再収斂パス検出方法は、（Ａ）設計回路に含まれるクロック端子とレジスタのペアに関して静的タイミング解析を実行し、クロック端子からレジスタへのクロック遅延の最小値及び最大値を算出することと、（Ｂ）算出された最小値と最大値とを比較することにより、クロック端子とレジスタとの間の再収斂パスの有無を判定することと、を含む。 - 特許庁

Then, the delay computation in consideration of the ASPN using the delay difference coefficient is performed about the remaining data path circuits (also including a clock path circuit) of the semiconductor integrated circuit, and at that time, the delay difference coefficient is commonly used for the plurality of data path circuits.例文帳に追加

そして、半導体集積回路の残りのデータパス回路（クロックパス回路も含む）について、遅延差係数を用いたAPSNを考慮した遅延計算が行われ、その時に、遅延差係数が複数のデータパス回路に共通に用いられる。 - 特許庁

The scan path control circuit (5) considers the scan paths included in the scan path route as selective scan paths, considers the scan paths excluded from the scan path route as nonselective scan paths, and inhibits the nonselective scan paths from being supplied with a clock.例文帳に追加

ここにおいて、スキャンパス制御回路（５）は、スキャンパス経路に含まれるスキャンパスを選択スキャンパスとし、スキャンパス経路に含まれないスキャンパスを非選択スキャンパスとし、非選択スキャンパスに対するクロックの供給を禁止する。 - 特許庁

Each of a supply path of a power voltage to a flip-flop group 11, a supply path to a clock transmission system circuit 12, and a supply path to a combination circuit 13 is branched as a different power line.例文帳に追加

フリップフロップ群１１への電源電圧の供給経路、クロック伝達系回路１２への電源電圧の供給経路、および組み合わせ回路１３への電源電圧の供給経路の各々が、異なる電源線として分かれている。 - 特許庁