「clock path」に関連した英語例文の一覧と使い方(4ページ目) - Weblio英語例文検索

To perform high precision signal conversion processing, even if there are variations in an analog signal path, signal paths for clock signals for sampling, and operation delays of A/D converters.例文帳に追加

アナログ信号経路、サンプリング用クロック信号の信号経路、各Ａ／Ｄ変換器の動作遅延等のバラツキがあっても、高精度な信号変換処理を行えるようにする。 - 特許庁

To prevent malfunction of a circuit caused by influence of clock skew, in a scanning test circuit wherein a scan path is constituted by connecting in series flip-flop circuits with scanning function.例文帳に追加

スキャン機能付フリップフロップ回路を直列接続してスキャンパスを構成したスキャンテスト回路において、クロックスキューの影響による回路の誤動作を防止する。 - 特許庁

To provide a register circuit decreasing a path delay between registers wherein a control signal en is propagated in comparison with that of a conventional clock gating using gated cells.例文帳に追加

従来のゲーティッドセルを用いたクロックゲーティングに比べて、制御信号ｅｎが伝播されるレジスタ間のパス遅延を縮小することができるレジスタ回路を提供する。 - 特許庁

In an optical receiver 14, the photodiode 46 of a clock reproducing apparatus 44 converts an optical time-division multiplex signal light to be inputted from the optical transmission path 12 into an electric signal.例文帳に追加

光受信装置１４では、クロック再生装置４４のフォトダイオード４６が、光伝送路１２から入力する光時分割多重信号光を電気信号に変換する。 - 特許庁

This simulation method is constituted by providing a first process to replace clock frequency of a pattern for logical verification with the lowest motion frequency to establish logic of a dynamic path.例文帳に追加

論理検証用パタンのクロック周波数を、ダイナミックパスの論理が成立するための最低動作周波数に置き換える第一の手順を有することによる。 - 特許庁

To provide a data transfer device capable of multi-cycling data transfer without having an effect on the final waveform so as not to take a path where setup time is the greatest common divisor of periods of two clock periods.例文帳に追加

２つのクロック間でのデータ転送のセットアップ時間がこれらクロック周期の最大公約数となると、そのデータ転送がクリティカルパスになる可能性が高い。 - 特許庁

To provide a high-speed clock distribution network capable of reducing difference in amplitudes of standing-waves in a transmission path, and supplying signals from an arbitrary position in a grid network.例文帳に追加

グリッド網において、伝送路上での定在波の振幅差を減少させ、任意の位置から信号の供給を可能とする高速クロック分配網の提供。 - 特許庁

To reduce the number of gates by reducing redundant inverters arranged in a logic circuit including a series path between a clock synchronization type sequential circuit and a combinational circuit.例文帳に追加

クロック同期型の順序回路と組み合わせ回路との直列パスを含む論理回路に配置された冗長なインバータを削減してゲート段数を低減する。 - 特許庁

The multiplexer 42 acquires the final data retained in the data retention circuit 11 in synchronization with a system clock using a path directly connected to the data retention circuit 11.例文帳に追加

マルチプレクサ４２は、データ保持回路１１に直接接続する経路を用いて、データ保持回路１１に保持される最終データをシステムクロックに同期して取得する。 - 特許庁

A first circuit group includes a plurality of scan flip-flops (F12 and F14) belonging to a first clock domain, and includes a first data path (102) which measures signal transfer delay.例文帳に追加

第１回路群は、第１のクロックドメインに属する複数のスキャンフリップフロップ（Ｆ１２、Ｆ１４）を備え、信号の伝達遅延を測定する第１データパス（１０２）を含む。 - 特許庁

A network management unit 10 supplies path control information in advance to node units 20 being components of an ATM network before a designated time comes, each node unit can increment the time synchronously with a network synchronization clock, select path control information whose time reaches a designated time and autonomously execute the path connection control.例文帳に追加

網管理装置１０からＡＴＭ網を構成する複数のノード装置２０に、指定時刻になる前に予めパス制御情報を供給しておき、各ノード装置が、網同期クロックに同期して現在時刻を刻み、指定時刻に達したパス制御情報を選択して、自律的にパスの接続制御を実行する。 - 特許庁

The charge pump circuit includes a mode in which to charge an output capacitance 11 via a first current path when an inputted clock signal is on a first level, and a mode in which to charge the output capacitance 11 via a second current path when an inputted clock signal is on a second logical level.例文帳に追加

本発明の一態様に係るチャージポンプ回路は、入力されるクロック信号が第１の論理レベルの時に、第１の電流経路を介して出力容量１１に充電を行うモードと、入力されるクロック信号が第２の論理レベルの時に、第２の電流経路を介して出力容量１１に充電を行うモードとを備える。 - 特許庁

This clock synthesizing method in layout designing of the semiconductor device by a computer is constituted so as to include an extraction step for extracting by the computer, on the basis of clock information of the circuit, a false path required for splitting clock trees in the circuit so as to be exclusive to each other and not to have overlapping portions and leaf points for leaf-treating the points other than flip-flops existing on the clock trees.例文帳に追加

コンピュータによる半導体装置のレイアウト設計におけるクロック合成方法において、回路のクロック情報に基づいて、回路におけるクロックツリーが互いに排他となり、重複部分がないようにクロックツリーを分割するために必要となるフォルスパス及びクロックツリー上に存在するフリップフロップ以外のポイントをリーフ扱いするためのリーフポイントをコンピュータにより抽出する抽出ステップを含むように構成する。 - 特許庁

For example, in a DDR-SDRAM memory chip, a highly accurate output clock signal is required for sending stored data to a data path at an appropriate point of time, such an output clock signal is generated by a symmetric circuit 1.例文帳に追加

たとえばＤＤＲ−ＳＤＲＡＭメモリチップでは、記憶されているデータを適正な時点でデータ路に送るために高精度の出力クロック信号が必要とされ、本発明によればそのような出力クロック信号は対称的な回路１により生成される。 - 特許庁

To provide a timing verification method required in consideration of the difference of variation due to the difference of wiring layers since clock skew is generated when the ways of variation of wiring is different for every wiring layer, and the wiring layers to be used by a clock path are different in a semiconductor integrated circuit.例文帳に追加

半導体集積回路において、配線のばらつき方は配線層ごと異なるため、クロックパスで使用する配線層が異なると、クロックスキューを生じるため、配線層の違いによるばらつきの差を考慮したタイミング検証手法が必要である。 - 特許庁

Further, the device is provided with a clock phase adjusting unit 130 generating delay to a clock, where the delay is same or longer than the time taken from when the external access request is issued until when a critical path shown by a broken line in Fig.1 is passed, and the delay is also shorter than one cycle.例文帳に追加

さらに、外部アクセス要求が発せられてから図1中の破線で示されるクリティカルパスを経由するための所要時間に対し、同じかそれ以上の遅延であって、かつ、１サイクルより短い遅延をクロックに生じさせるクロック位相調整部130を備える。 - 特許庁

AFC signals 70 for which the control signals 68 are analog converted in a DA converter 49 are inputted to a VCO 61 and reference clock signals 64 are generated in a reference clock generation part 63 from the output signals 62 of the VCO 61 and inputted to the path search part 57.例文帳に追加

この制御信号６８をＤＡ変換器４９でアナログ変換したＡＦＣ信号７０をＶＣＯ６１に入力し、該ＶＣＯ６１の出力信号６２から基準クロック生成部６３で基準クロック信号６４を生成し、パスサーチ部５７に入力する。 - 特許庁

A candidate path determining circuit 153 determines phases having large correlation in short integration as candidata paths in order, assigns them to the correlators 104-4 to 104-n, and outputs a control signal for generating an operation clock based upon the assignment result to a clock generator 106.例文帳に追加

候補パス決定回路１５３は、ショート積分において相関値が高かった位相を順に候補パスとして決定し、サーチ用相関器１０４-1〜nに割り当て、クロック発生器１０６に、割り当て結果に基づく動作クロックを発生させる制御信号を出力する。 - 特許庁

In the case that the two mobile stations PS-A and PS-B are path-multiplexed, a clock generation part 52 generates a clock so as to shift the transmission time of a symbol to the mobile station PS-B for 0.5 symbol period to the transmission time of the symbol to the mobile station PS-A.例文帳に追加

２つの移動局ＰＳ−Ａと、ＰＳ−Ｂとがパス多重されている場合に、クロック生成部５２は、移動局ＰＳ−Ｂへのシンボルの送信時刻をＰＳ−Ａへのシンボルの送信時刻に対して０．５シンボル期間だけずらすようにクロックを生成する。 - 特許庁

A demodulation phase determining circuit 154 judges the candidata path having the largest correlation in long integration to be most suitable for demodulation and outputs a control signal for generating an operation clock based upon the judgment result to the clock generator 106.例文帳に追加

復調位相決定回路１５４は、ロング積分において相関値が最も高かった候補パスを復調に用いるものとして最適であると判断し、クロック発生器１０６に、判断結果に基づく動作クロックを発生させる制御信号を出力する。 - 特許庁

In a grid-type clock distribution network for transmitting clock signals, ends in a complementary transmission path are mutually connected through an inductor, low amplitude parts are removed by phase shift of the inductor, and the standing-waves in which phase and amplitude are substantially uniform are generated.例文帳に追加

クロック信号を伝送するグリッド型のクロック分配網において、相補型伝送線路の端部同士をインダクタを介して接続し、前記インダクタの位相シフトにより低振幅部分を除去し、位相、振幅が実質的にほぼ一様の定在波がたつようにしている。 - 特許庁

A clock skew value between start and finish sequential circuits is calculated, based on the correspondence table between a layout position of the start and finish sequential circuits constituting a path between specific order circuits, and a sequential circuit layout position, calculated from the previously prepared clock circuit.例文帳に追加

特定の順序回路間パスを構成する始終点順序回路の配置位置と、予め作成されたクロック回路から算出される順序回路配置位置とクロックスキューとの対応表を基に、始終点順序回路間のクロックスキュー値を計算する。 - 特許庁

A procedure comprises processing of analyzing a clock skew in a circuit, processing of analyzing information about timing violation, processing of analyzing information about output delay of each flip-flop, processing of analyzing information about cell characteristics, processing of optimizing the value of the clock skew, processing of adding a delay to a clock line, and processing of outputting information about a changed wiring path and logic.例文帳に追加

回路のクロックスキューを解析する処理と、タイミング違反の情報を解析する処理と、各フリップフロップの出力遅延の情報を解析する処理と、セル特性の情報を解析する処理し、クロックスキューの値を最適化する処理と、クロックラインに遅延を追加する処理と、変更された配線パス、論理の情報を出力する処理とで構成される。 - 特許庁

The time of day verification requesting program 71 synchronizes standard clock of the time of day verification server 7 with the standard time of day by obtaining time of day information via the communication path 3 [figure (c)].例文帳に追加

時刻認証要求プログラム７１は、通信路３を介して時刻情報を定期的に取得することで時刻認証サーバ７の標準時計と基準時刻を同期させる［同図（ｃ）］。 - 特許庁

To provide a semiconductor integrated circuit capable of selecting any optimum delay path among delay paths selected depending on the presence / absence of a blown fuse before a fuse is blown and adjusting clock skew.例文帳に追加

ヒューズ切断前に、ヒューズ切断の有無によって選択できる複数の遅延経路のいずれが最適かを選択でき、クロックスキューを調整可能な半導体集積回路を提供する。 - 特許庁

To provide a simulation device for verifying a clock-synchronized logic circuit including an N cycle multi-cycle path by a simple method in the initial stage of circuit design.例文帳に追加

Ｎサイクルのマルチサイクルパスを含んだクロック同期の論理回路の検証を、回路設計初期段階で簡単な方法で実施することができるシミュレーション装置を提供することを課題とする。 - 特許庁

Further, the random pulse train generating circuit is provided with a feedback path (15, 16) for frequency-dividing the outputted random pulse train and varying the reference value and the clock frequency used for sampling and holding depending on the magnitude of the frequency.例文帳に追加

さらに、出力されるランダムパルス列を分周し、その周波数の高低に応じて基準値やサンプルホールド時のクロック周波数を変化させるる帰還路（１５，１６） を備える。 - 特許庁

To provide a timing adjusting method in a semiconductor integrated circuit capable of facilitating countermeasures to a hold error in a short time without having influence on a clock path or a setup error.例文帳に追加

本発明はクロックパスやセットアップエラーへ影響を与えることなく、短時間でホールドエラーの対策ができる半導体集積回路におけるタイミング調整方法を提供する。 - 特許庁

To perform a delay test while considering influences of crosstalk by using a scan path of a semiconductor integrated circuit in a circuit where data is exchanged between circuits belonging to different clock domains.例文帳に追加

異なるクロックドメインに属する回路間でデータの授受がある回路において、半導体集積回路のスキャンパスを用いてクロストークの影響を考慮した遅延試験を行うことができる。 - 特許庁

When a high level input signal is input to an input terminal IN, during the clock signal to be applied to a clock terminal CKm keeps high level voltage, one end and the end of the current path of the n-channel TFT 51a are conducted, and high level voltage is applied to a node n1.例文帳に追加

クロック端子ＣＫｍに印加されるクロック信号がハイレベルの電圧である間に、入力端子ＩＮにハイレベルの入力信号が入力すると、ｎチャネルＴＦＴ５１ａは電流路の一端と他端が導通し、ノードｎ１にハイレベルの電圧を印加する。 - 特許庁

A first clock 118 is inputted, and the time delay of a variable delay circuit 203 is made to increase or decrease so that the phase of the first clock 118 is made identical with a first differential buffer output signal 213 which starts when a transmission path sending out signal 113 is a first reference voltage 151 or more.例文帳に追加

第１のクロック１１８を入力し、第１のクロック１１８と伝送路送出信号１１３が第１の参照電圧１５１以上のとき立ち上がる第１の差動バッファ出力信号２１３の位相を一致させるように可変遅延回路２０３の遅延時間を増減させる。 - 特許庁

Next, a 2nd clock 119 is inputted, and the slew rate of the output buffer 114 is made to increase or decrease so that the phase of the second clock 119 is made in identical with a second differential buffer output signal 220 which starts when the transmission path sending out signals 113 are a 2nd reference voltage 152 or more.例文帳に追加

次に第２のクロック１１９を入力し、第２のクロック１１９と伝送路送出信号１１３が第２の参照電圧１５２以上のとき立ち上がる第２の差動バッファ出力信号２２０の位相を一致させるように出力バッファ１１４のスルーレートを増減させる。 - 特許庁

The optical clock pulses 13 and an optical pulse signal 19 propagated in a 1st path 10 are multiplexed with a multiplexer 22, inputted to a QPM light guide 16, and outputted from the QPM light guide 16 while the SH wave of the signal 19 is grown and the DF wave of the SH wave and optical clock pulses in a growing process are grown.例文帳に追加

この光クロックパルスと合波器22によって第1経路10を伝播してきた光パルス信号19とを合波してQPM光導波路16に入力し、信号19のSH波を成長させつつ、かつ成長途上のこのSH波と光クロックパルスとのDF波を成長させ、QPM光導波路16から出力させる。 - 特許庁

A multicycle test step and a single cycle test step are provided, the test for the multicycle path is carried out while holding the date, using the clock enable signal to the FFI in the data output side, when executing the multicycle test step, and the test is carried out while bringing constitution not capturing the data, as to the multicycle path, when executing the single cycle test step.例文帳に追加

マルチサイクルテストステップと、シングルサイクルテストステップとを設けて、マルチサイクルテストステップ時には、データの出し側のFF1に対してクロックイネーブル信号を用いて、データをホールドしてマルチサイクルパスのテストを行い、シングルサイクルテストステップ時に、マルチサイクルパスに関してはデータをキャプチャさせない構成をとってテストを行う。 - 特許庁

Flip flops (FF) are disposed on a signal path from the circuit unit to the comparison data processing unit and on a signal path from the master data processing unit to the comparator, and both the first and second clock signals are used for the latch clocks of the flip flops in accordance with input signals thereof.例文帳に追加

回路ユニットから比較用のデータ処理ユニットへの信号経路と、マスタのデータ処理ユニットから比較器への信号経路との夫々にラッチ回路（ＦＦ）を配置し、ラッチ回路のラッチクロックにはその入力信号に応じて第１のクロック信号と第２にクロック信号の双方を用いる。 - 特許庁

When half-period transfer and one-period transfer of verification clock are included in one data path DP passed through a software macro area 10 and a hardware macro area 11, the attribute of the verification clock is defined in reverse phases between an input port A and an output port B as a condition for the verification clock to be applied at the boundary between the software macro area and the hardware macro area.例文帳に追加

ソフトマクロエリア１０とハードマクロエリア１１との間を経由する１つのデータパスＤＰに検証用クロックの半周期転送と１周期転送とが混在する場合に、ソフトマクロエリアとハードマクロエリアとの境界において適用する検証用クロックに対する条件として、入力ポートＡと出力ポートＢとの間で検証用クロックの属性を互いに逆相に定義する。 - 特許庁

A multiplier circuit 31 and a phase adjustment circuit 32 use a primary clock signal (CKREF) with a lower frequency to generate a secondary clock signal with a high frequency and a phase adjustment signal so as to select a lower frequency of the clock signal transmitted through the signal path between the circuits and activates the circuits at a high-speed while suppressing emission of an electromagnetic induction noise.例文帳に追加

逓倍回路３１及び位相調整回路３２により、周波数の低い一次クロック信号（ＣＫＲＥＦ）から周波数の高い二次クロック信号と位相調整信号とを生成することにより、回路間の信号経路で伝送されるクロック信号の周波数を低く抑え、電磁誘導ノイズの発散を抑制しつつ複数の回路を同期して高速作動させる。 - 特許庁

Furthermore, since the stages are independent of the system clock, the read data path can be run at any CAS latency as long as the re-synchronizing output is built to support it.例文帳に追加

さらに、段はシステムクロックと無関係であるので、読み取りデータパスをサポートするために再同期出力を形成するだけで、読み取りデータパスを任意のＣＡＳ待ち時間で処理することができる。 - 特許庁

In the imaging element drive circuit 27, a drive signal directly applied to the imaging device is generated on the basis of the amplitude signal and is outputted to the imaging element 23 via a sensor clock transmission path 31.例文帳に追加

撮像素子駆動回路２７において、小振幅信号に基づいて、撮像素子２３に直接印加される駆動信号を生成し、センサクロック伝送経路３１を介して撮像素子２３へ出力する。 - 特許庁

To provide an OFDM reception apparatus which allows FFT window control or clock reproduction control even in a transmission path where a delayed wave with a delay longer than 1/3 of the effective symbol length of an OFDM signal exists.例文帳に追加

ＯＦＤＭ信号の有効シンボル長の１／３より長い遅延波が在る伝送路でもＦＦＴ窓制御又はクロック再生制御が可能なＯＦＤＭ受信装置を提供することである。 - 特許庁

Since the test system path can continuously transfer data by every clock by pipeline processing, the filter coefficients are rewritten at high speed without interposing an internal common bus with slow transfer rate.例文帳に追加

試験系経路はパイプライン処理によってクロック毎に連続してデータを転送することが可能であるため、転送速度の遅い内部共通バスを介すことなく、高速にフィルタ係数の書替えが可能になる。 - 特許庁

In the transmitter 10 on the transmission side, a data signal 1b and a clock signal 1c, to which oversampling processing is performed, are separated by a switching circuit 12, and a synchronized serial signal 1d(2g) and a clock signal 1e (2h), input from the relay transmission path in the station, are transmitted to a staff circuit 13.例文帳に追加

送信側伝送装置１０では、局設定信号１fが中継局の場合、オーバーサンプリング処理されたデータ信号１b及びクロック信号１cが切替回路１２で切り離され、局内中継伝送路から入力する同期されたシリアル信号１d（２g）及びクロック信号１e（２h）がスタッフ回路１３に送られている。 - 特許庁

Still further, when low power consumption mode is specified, a current path of a CLK buffer (64) for generating the internal clock signal is interrupted and the paths of the circuits (20) and (22) are interrupted, according to an external clock enabling signal(EXCKE) and a low power mode instruction signal (SRFPWD).例文帳に追加

また、低電力消費モードが指定されたときには、外部クロックイネーブル信号（ＥＸＣＫＥ）と低電力モード指示信号（ＳＲＦＰＷＤ）に従って、内部クロック信号を発生するＣＬＫバッファ（６４）の電流経路を遮断し、またコントロールバッファ回路およびアドレスバッファ回路の電流経路を遮断する。 - 特許庁

When only the clock whose frequency is the lowest out of the plurality of clocks is transmitted from the data transmission device-side, for example, unnecessary radiation in the transmission path can be suppressed to the minimum.例文帳に追加

このとき、上記データ送信装置側から、例えば上記複数のクロックのうちの周波数の最も低いクロックのみを送信するようにすれば、伝送路における不要輻射を最低限に抑制することができる。 - 特許庁

By using a data input path independent of a clock in an integrated circuit device incorporating a random access memory array, data written in the array is rippled through to all banks all the way up to a local write circuitry.例文帳に追加

ランダムアクセスメモリアレイを内蔵する集積回路装置にクロックと独立のデータ入力経路を用いることで、アレイに書込まれたデータをすべてのバンクを通ってローカル書込回路にまでリップルさせることが可能となる。 - 特許庁