「clock path」に関連した英語例文の一覧と使い方(4ページ目) - Weblio英語例文検索

The charge pump circuit includes a mode in which to charge an output capacitance 11 via a first current path when an inputted clock signal is on a first level, and a mode in which to charge the output capacitance 11 via a second current path when an inputted clock signal is on a second logical level.例文帳に追加

本発明の一態様に係るチャージポンプ回路は、入力されるクロック信号が第１の論理レベルの時に、第１の電流経路を介して出力容量１１に充電を行うモードと、入力されるクロック信号が第２の論理レベルの時に、第２の電流経路を介して出力容量１１に充電を行うモードとを備える。 - 特許庁

Next, concerning each pair of flip-flops sequentially selected from a semiconductor integrated circuit to be laid out, the difference between the number of stages of the logic cell which exists on a clock path to one flip-flop and the number of a logic cell, which exists on a clock path to the other flip-flop, is obtained (step S403).例文帳に追加

次に、設計すべき半導体集積回路から順に選択されたフリップフロップの各ペアについて、一方のフリップフロップに至るクロック経路上に存在する論理セルの段数と、他方のフリップフロップに至るクロック経路上に存在する論理セルの段数との差を求める（ステップＳ４０３）。 - 特許庁

The programmable logic circuit device includes a plurality of computing elements 10 each of which includes a first path to which a flip flop circuit 16 having a first clock signal inputted thereto is connected and a second path to which a lookup table 12 and a flip flop circuit 14 having a second clock signal inputted thereto are connected.例文帳に追加

第１のクロック信号を入力するフリップフロップ回路１６が接続された第１の経路と、ルックアップテーブル１２と第２のクロック信号を入力するフリップフロップ回路１４とが接続された第２の経路と、を備える複数の演算器エレメント１０を本プログラマブル論理回路装置は備える。 - 特許庁

A procedure comprises processing of analyzing a clock skew in a circuit, processing of analyzing information about timing violation, processing of analyzing information about output delay of each flip-flop, processing of analyzing information about cell characteristics, processing of optimizing the value of the clock skew, processing of adding a delay to a clock line, and processing of outputting information about a changed wiring path and logic.例文帳に追加

回路のクロックスキューを解析する処理と、タイミング違反の情報を解析する処理と、各フリップフロップの出力遅延の情報を解析する処理と、セル特性の情報を解析する処理し、クロックスキューの値を最適化する処理と、クロックラインに遅延を追加する処理と、変更された配線パス、論理の情報を出力する処理とで構成される。 - 特許庁

When half-period transfer and one-period transfer of verification clock are included in one data path DP passed through a software macro area 10 and a hardware macro area 11, the attribute of the verification clock is defined in reverse phases between an input port A and an output port B as a condition for the verification clock to be applied at the boundary between the software macro area and the hardware macro area.例文帳に追加

ソフトマクロエリア１０とハードマクロエリア１１との間を経由する１つのデータパスＤＰに検証用クロックの半周期転送と１周期転送とが混在する場合に、ソフトマクロエリアとハードマクロエリアとの境界において適用する検証用クロックに対する条件として、入力ポートＡと出力ポートＢとの間で検証用クロックの属性を互いに逆相に定義する。 - 特許庁

A multiplier circuit 31 and a phase adjustment circuit 32 use a primary clock signal (CKREF) with a lower frequency to generate a secondary clock signal with a high frequency and a phase adjustment signal so as to select a lower frequency of the clock signal transmitted through the signal path between the circuits and activates the circuits at a high-speed while suppressing emission of an electromagnetic induction noise.例文帳に追加

逓倍回路３１及び位相調整回路３２により、周波数の低い一次クロック信号（ＣＫＲＥＦ）から周波数の高い二次クロック信号と位相調整信号とを生成することにより、回路間の信号経路で伝送されるクロック信号の周波数を低く抑え、電磁誘導ノイズの発散を抑制しつつ複数の回路を同期して高速作動させる。 - 特許庁

At the time of transmission, transmission data outputted from a transmission part 102 are sent through a switch 105 to a transmission/reception path 106 and transmitted to an opposite side and are also inputted to the input of the clock reproduction circuit 103 through the switch 105 and the clock reproduction circuit 103 performs a clock reproduction operation in synchronism with the data on its side.例文帳に追加

送信時には送信部１０２から出力された送信データは、スイッチ１０５を通して送受信路１０６に送られ、相手側に伝送されると共に、スイッチ１０５を通してクロック再生回路１０３の入力にも入力され、クロック再生回路１０３は自分側のデータに同期してクロック再生動作を行う。 - 特許庁

Flip flops (FF) are disposed on a signal path from the circuit unit to the comparison data processing unit and on a signal path from the master data processing unit to the comparator, and both the first and second clock signals are used for the latch clocks of the flip flops in accordance with input signals thereof.例文帳に追加

回路ユニットから比較用のデータ処理ユニットへの信号経路と、マスタのデータ処理ユニットから比較器への信号経路との夫々にラッチ回路（ＦＦ）を配置し、ラッチ回路のラッチクロックにはその入力信号に応じて第１のクロック信号と第２にクロック信号の双方を用いる。 - 特許庁

The multiplexer 42 acquires the final data retained in the data retention circuit 11 in synchronization with a system clock using a path directly connected to the data retention circuit 11.例文帳に追加

マルチプレクサ４２は、データ保持回路１１に直接接続する経路を用いて、データ保持回路１１に保持される最終データをシステムクロックに同期して取得する。 - 特許庁

A first circuit group includes a plurality of scan flip-flops (F12 and F14) belonging to a first clock domain, and includes a first data path (102) which measures signal transfer delay.例文帳に追加

第１回路群は、第１のクロックドメインに属する複数のスキャンフリップフロップ（Ｆ１２、Ｆ１４）を備え、信号の伝達遅延を測定する第１データパス（１０２）を含む。 - 特許庁

To reduce the number of gates by reducing redundant inverters arranged in a logic circuit including a series path between a clock synchronization type sequential circuit and a combinational circuit.例文帳に追加

クロック同期型の順序回路と組み合わせ回路との直列パスを含む論理回路に配置された冗長なインバータを削減してゲート段数を低減する。 - 特許庁

To perform a delay test while considering influences of crosstalk by using a scan path of a semiconductor integrated circuit in a circuit where data is exchanged between circuits belonging to different clock domains.例文帳に追加

異なるクロックドメインに属する回路間でデータの授受がある回路において、半導体集積回路のスキャンパスを用いてクロストークの影響を考慮した遅延試験を行うことができる。 - 特許庁

Since the test system path can continuously transfer data by every clock by pipeline processing, the filter coefficients are rewritten at high speed without interposing an internal common bus with slow transfer rate.例文帳に追加

試験系経路はパイプライン処理によってクロック毎に連続してデータを転送することが可能であるため、転送速度の遅い内部共通バスを介すことなく、高速にフィルタ係数の書替えが可能になる。 - 特許庁

To provide a timing adjusting method in a semiconductor integrated circuit capable of facilitating countermeasures to a hold error in a short time without having influence on a clock path or a setup error.例文帳に追加

本発明はクロックパスやセットアップエラーへ影響を与えることなく、短時間でホールドエラーの対策ができる半導体集積回路におけるタイミング調整方法を提供する。 - 特許庁

To provide a high-speed clock distribution network capable of reducing difference in amplitudes of standing-waves in a transmission path, and supplying signals from an arbitrary position in a grid network.例文帳に追加

グリッド網において、伝送路上での定在波の振幅差を減少させ、任意の位置から信号の供給を可能とする高速クロック分配網の提供。 - 特許庁

Impedance conversion circuits 13_1-13_N apply impedance conversion to each of the clock signals by an emitter-follower form transistor amplifier circuit to output them to the side of the transmission path.例文帳に追加

インピーダンス変換回路１３_１〜１３_Ｎはクロック信号をそれぞれエミッタフォロア形のトランジスタ増幅回路でインピーダンス変換して伝送路側に出力する。 - 特許庁

During the clock signal keeps high level voltage, one end and the other end of the current path of the n-channel TFT 61a are conducted and the high level voltage is applied to a node n3.例文帳に追加

クロック信号がハイレベルの電圧である間、ｎチャネルＴＦＴ６１ａは電流路の一端と他端が導通し、ノードｎ３にハイレベルの電圧を印加する。 - 特許庁

The transmitter appends the time information of a transmit TTS counter based on the system clock, and sends out a (MPEG2-TTS) packet to a transmission path.例文帳に追加

送信機は、そのシステムクロックに基づいて送信ＴＴＳカウンタの時刻情報を付加して伝送路に（ＭＰＥＧ２−ＴＴＳ）パケットを送出する。 - 特許庁

To perform high precision signal conversion processing, even if there are variations in an analog signal path, signal paths for clock signals for sampling, and operation delays of A/D converters.例文帳に追加

アナログ信号経路、サンプリング用クロック信号の信号経路、各Ａ／Ｄ変換器の動作遅延等のバラツキがあっても、高精度な信号変換処理を行えるようにする。 - 特許庁

To provide an arrangement and wiring method of a semiconductor integrated circuit with which a fault detection rate in an asynchronous signal path is not reduced by multiplexing and integrating clock gate circuits and a fault detection logic is not modified.例文帳に追加

クロックゲート回路の多重化及び統合によって非同期信号パスにおける故障検出率が低下せず且つ故障検出論理に変更を生じさせない半導体集積回路の配置配線方法を提供する。 - 特許庁

The clock doubler circuit includes four input differential buffers, each of which has a path with a comparatively low skew between each input terminal and each output terminal.例文帳に追加

そのクロック・ダブラ回路は４つの入力差動バッファを含み、それらはそれぞれの入力端子とそれぞれの出力端子との間に比較的低スキューの径路を有している。 - 特許庁

To provide a simulation device for verifying a clock-synchronized logic circuit including an N cycle multi-cycle path by a simple method in the initial stage of circuit design.例文帳に追加

Ｎサイクルのマルチサイクルパスを含んだクロック同期の論理回路の検証を、回路設計初期段階で簡単な方法で実施することができるシミュレーション装置を提供することを課題とする。 - 特許庁

To suppress unnecessary radiation in a transmission path when a data transmission device transmits data and a clock to a data reception device using a plurality of clocks which are in a synchronous relation and whose frequencies differ in a processing of reception data.例文帳に追加

受信データの処理に、互いに同期関係にあって周波数が異なる複数のクロックを用いるデータ受信装置に対し、データ送信装置がデータとクロックを送信する場合において、伝送路での不要輻射を抑制する。 - 特許庁

To provide a semiconductor integrated circuit capable of selecting any optimum delay path among delay paths selected depending on the presence / absence of a blown fuse before a fuse is blown and adjusting clock skew.例文帳に追加

ヒューズ切断前に、ヒューズ切断の有無によって選択できる複数の遅延経路のいずれが最適かを選択でき、クロックスキューを調整可能な半導体集積回路を提供する。 - 特許庁

A multiple signal formed by superimposing a control data signal and a control clock signal on a video signal is generated and the multiple signal is transmitted via a predetermined transmission path.例文帳に追加

映像信号に、制御データ信号と制御クロック信号とを重畳した多重信号を生成してこの多重信号を所定の伝送路を介して送信する。 - 特許庁

The signal input combiner 4 combines with a multitude of additional pulses M between synchronous pulses S and a synchronous pulse S as an acoustic signal having longer clock period than the transmission time of the sound from one end to the other end of the moving path.例文帳に追加

信号入力結合器４は、移動路の一端から他端までの音の伝搬時間よりも長いクロック周期を有する音響信号としての同期パルスＳ及び同期パルスＳ間の多数の付加パルスＭに結合する。 - 特許庁

The reference transmission path 21 is connected to a pad 11b on the AD conversion circuit 9 side on the clock line 11, and has regulated characteristic impedance and line length.例文帳に追加

基準伝送路２１は、クロックライン１１上のＡＤ変換回路９側のパッド１１ｂに接続され、特性インピーダンス及び線長が規定されている。 - 特許庁

When only the clock whose frequency is the lowest out of the plurality of clocks is transmitted from the data transmission device-side, for example, unnecessary radiation in the transmission path can be suppressed to the minimum.例文帳に追加

このとき、上記データ送信装置側から、例えば上記複数のクロックのうちの周波数の最も低いクロックのみを送信するようにすれば、伝送路における不要輻射を最低限に抑制することができる。 - 特許庁

An optical switch node specifies a destination communication node based on the control signal and if a path is already set to that communication node, the real data signal can be transmitted as it is without requiring a clock reproducing time.例文帳に追加

光スイッチノードは制御信号に基づいてあて先の通信ノードを特定し、既にその通信ノードに対してパスが設定されていれば、クロック再生時間を要することなく、実データ信号をそのまま伝送することができる。 - 特許庁

In the imaging element drive circuit 27, a drive signal directly applied to the imaging device is generated on the basis of the amplitude signal and is outputted to the imaging element 23 via a sensor clock transmission path 31.例文帳に追加

撮像素子駆動回路２７において、小振幅信号に基づいて、撮像素子２３に直接印加される駆動信号を生成し、センサクロック伝送経路３１を介して撮像素子２３へ出力する。 - 特許庁

The verification support device 100 can specify the delay cycle number 121 by detecting a node on a path of the investigation object variable 111 of the RTL source code 113 for each clock domain of the respective nodes.例文帳に追加

検証支援装置１００では、ＲＴＬのソースコード１１３における調査対象変数１１１のパス上のノードを各ノードのクロックドメインごとに検出することによって遅延サイクル数１２１を特定できる。 - 特許庁

Even if harmonic components whose frequencies are integral multiples of the clock frequency f_clk are mixed as spurious components into a path for a target signal, they do not fall within the band of the target wave after frequency conversion by a mixer.例文帳に追加

これにより、周波数が上記クロック周波数ｆ_ｃｌｋの整数倍である高調波成分が、スプリアスとして希望信号の経路に混入しても、ミキサーによる周波数変換後の希望波の帯域内には入らない。 - 特許庁

To provide an OFDM reception apparatus which allows FFT window control or clock reproduction control even in a transmission path where a delayed wave with a delay longer than 1/3 of the effective symbol length of an OFDM signal exists.例文帳に追加

ＯＦＤＭ信号の有効シンボル長の１／３より長い遅延波が在る伝送路でもＦＦＴ窓制御又はクロック再生制御が可能なＯＦＤＭ受信装置を提供することである。 - 特許庁

A variable resistance circuit 12 is installed in a current feed path of a coil 110 on the side with a station 100 to be coupled electromagnetically with a coil on the side with an electronic clock.例文帳に追加

電子時計側のコイルと電磁的に結合するステーション１００側のコイル１１０の給電経路に抵抗値を可変抵抗回路１１２が介挿されている。 - 特許庁

The delay time DR of a clock signal CLK passing through the signal delay path 5 is monitored by the safety appliance 3 and when the delay time DR reaches a specified value, it determines the part of the pachinko machine 1 to expire the life thereof and the results are notified.例文帳に追加

保安装置３で、信号遅延パス５を通過したクロック信号ＣＬＫの遅延時間ＤＲをモニタして、遅延時間ＤＲが所定値に達したら、パチンコ機１の部品が寿命であると判断して、報知する。 - 特許庁

The video clock generator comprises: a scanner (23) which scans a luminous flux; a linear scale (27) arranged in the optical path of the luminous flux; and a photodetector (31) which receives the luminous flux and outputs an electric signal by optoelectronic transduction.例文帳に追加

ビデオクロック発生装置は、光束を走査するスキャナ（２３）と、前記光束の光路中に配置されたリニアスケール（２７）と、前記光束を受光し、光電変換して電気信号を出力する受光素子（３１）と、を備える。 - 特許庁

To provide a clock synchronizing apparatus capable of synchronizing video clocks between transmission and reception sides even in the case of video image transmission using a transmission path including many jitters such as an IP network so as to realize video transmission without causing a frame drop.例文帳に追加

ＩＰネットワーク等のジッタの多い伝送路を用いた映像伝送においても、送受信間の映像クロックを同期させることが可能で、コマ落ちのない映像伝送を実現するクロック同期装置を提供する。 - 特許庁

To provide an adaptive receiver capable of maintaining stable clock generation and timing control function, even when code-code interference is produced due to multi-path fading.例文帳に追加

マルチパスフェージングによって符号間干渉が生じた場合においても、安定したクロック再生と、タイミング制御機能とを維持出来る、適応受信器を提供する。 - 特許庁

Accordingly, the propagation path of carries can be shortened even if a data length of arithmetic data is lengthened, and the operation clock frequency in the encryption circuit can be increased.例文帳に追加

したがって、演算データのデータ長が長くなってもキャリーの伝播経路を短くでき、暗号回路の動作クロック周波数を高くすることが可能となる。 - 特許庁

The time of day verification requesting program 71 synchronizes standard clock of the time of day verification server 7 with the standard time of day by obtaining time of day information via the communication path 3 [figure (c)].例文帳に追加

時刻認証要求プログラム７１は、通信路３を介して時刻情報を定期的に取得することで時刻認証サーバ７の標準時計と基準時刻を同期させる［同図（ｃ）］。 - 特許庁

Further, the random pulse train generating circuit is provided with a feedback path (15, 16) for frequency-dividing the outputted random pulse train and varying the reference value and the clock frequency used for sampling and holding depending on the magnitude of the frequency.例文帳に追加

さらに、出力されるランダムパルス列を分周し、その周波数の高低に応じて基準値やサンプルホールド時のクロック周波数を変化させるる帰還路（１５，１６） を備える。 - 特許庁

Furthermore, since the stages are independent of the system clock, the read data path can be run at any CAS latency as long as the re-synchronizing output is built to support it.例文帳に追加

さらに、段はシステムクロックと無関係であるので、読み取りデータパスをサポートするために再同期出力を形成するだけで、読み取りデータパスを任意のＣＡＳ待ち時間で処理することができる。 - 特許庁

To prevent malfunction of a circuit caused by influence of clock skew, in a scanning test circuit wherein a scan path is constituted by connecting in series flip-flop circuits with scanning function.例文帳に追加

スキャン機能付フリップフロップ回路を直列接続してスキャンパスを構成したスキャンテスト回路において、クロックスキューの影響による回路の誤動作を防止する。 - 特許庁

To provide a data transfer device capable of multi-cycling data transfer without having an effect on the final waveform so as not to take a path where setup time is the greatest common divisor of periods of two clock periods.例文帳に追加

２つのクロック間でのデータ転送のセットアップ時間がこれらクロック周期の最大公約数となると、そのデータ転送がクリティカルパスになる可能性が高い。 - 特許庁

In an optical receiver 14, the photodiode 46 of a clock reproducing apparatus 44 converts an optical time-division multiplex signal light to be inputted from the optical transmission path 12 into an electric signal.例文帳に追加

光受信装置１４では、クロック再生装置４４のフォトダイオード４６が、光伝送路１２から入力する光時分割多重信号光を電気信号に変換する。 - 特許庁