「clock path」に関連した英語例文の一覧と使い方(5ページ目) - Weblio英語例文検索

In an RTL (Register Transfer Level) logic circuit of a debug function part of an LSI, a dummy module 31 defined as a false path is inserted to designate the false path which does not require to adjust data delay time among paths between an FF (flip-flop) and an external output terminal 30 and between FFs having the same clock source.例文帳に追加

ＬＳＩのデバッグ機能部分のＲＴＬ論理回路において、ＦＦから外部出力端子３０とのパスや同一クロックソースを持つＦＦ間のパスのうち、データ遅延時間の調整が必要のないパスについて、フォルスパスを指定するために、フォルスパスであることを明示するダミーモジュール３１を挿入する。 - 特許庁

A maximum path delay reproducing circuit 4, including a circuit structure capable of reproducing a delay time equivalent of a maximum path delay time in an internal circuit 3 and/or a CPU 2 and operated by a system clock signal from a PLL circuit 1, which delays a prescribed signal by the circuit structure, is mounted on a chip.例文帳に追加

内部回路３および／またはＣＰＵ２での最大パス遅延時間と同等な遅延時間を再現可能であってＰＬＬ回路１からのシステムクロック信号によって動作する回路構造を含み、所定の信号を前記回路構造によって遅延させる最大パス遅延再現回路４をチップに搭載する。 - 特許庁

The signal input combiner 4 combines with a multitude of additional pulses M between synchronous pulses S and a synchronous pulse S as an acoustic signal having longer clock period than the transmission time of the sound from one end to the other end of the moving path.例文帳に追加

信号入力結合器４は、移動路の一端から他端までの音の伝搬時間よりも長いクロック周期を有する音響信号としての同期パルスＳ及び同期パルスＳ間の多数の付加パルスＭに結合する。 - 特許庁

An optical switch node specifies a destination communication node based on the control signal and if a path is already set to that communication node, the real data signal can be transmitted as it is without requiring a clock reproducing time.例文帳に追加

光スイッチノードは制御信号に基づいてあて先の通信ノードを特定し、既にその通信ノードに対してパスが設定されていれば、クロック再生時間を要することなく、実データ信号をそのまま伝送することができる。 - 特許庁

To suppress unnecessary radiation in a transmission path when a data transmission device transmits data and a clock to a data reception device using a plurality of clocks which are in a synchronous relation and whose frequencies differ in a processing of reception data.例文帳に追加

受信データの処理に、互いに同期関係にあって周波数が異なる複数のクロックを用いるデータ受信装置に対し、データ送信装置がデータとクロックを送信する場合において、伝送路での不要輻射を抑制する。 - 特許庁

Even if harmonic components whose frequencies are integral multiples of the clock frequency f_clk are mixed as spurious components into a path for a target signal, they do not fall within the band of the target wave after frequency conversion by a mixer.例文帳に追加

これにより、周波数が上記クロック周波数ｆ_ｃｌｋの整数倍である高調波成分が、スプリアスとして希望信号の経路に混入しても、ミキサーによる周波数変換後の希望波の帯域内には入らない。 - 特許庁

To provide an arrangement and wiring method of a semiconductor integrated circuit with which a fault detection rate in an asynchronous signal path is not reduced by multiplexing and integrating clock gate circuits and a fault detection logic is not modified.例文帳に追加

クロックゲート回路の多重化及び統合によって非同期信号パスにおける故障検出率が低下せず且つ故障検出論理に変更を生じさせない半導体集積回路の配置配線方法を提供する。 - 特許庁

The video clock generator comprises: a scanner (23) which scans a luminous flux; a linear scale (27) arranged in the optical path of the luminous flux; and a photodetector (31) which receives the luminous flux and outputs an electric signal by optoelectronic transduction.例文帳に追加

ビデオクロック発生装置は、光束を走査するスキャナ（２３）と、前記光束の光路中に配置されたリニアスケール（２７）と、前記光束を受光し、光電変換して電気信号を出力する受光素子（３１）と、を備える。 - 特許庁

To provide a data transmission system, a data transmission method, a data transmission apparatus, and a data reception apparatus which can maintain synchronization of transmission and reception even when the transmission apparatus, the reception apparatus and a transmission path are not operating with the same clock.例文帳に追加

送信装置、受信装置及び伝送路が同一クロックで動作していない場合においても、送受信の同期を保つことのできるデータ伝送システム、及びデータ伝送方法、データ送信装置、データ受信装置を提供する。 - 特許庁

Continuous transfer of a plurality of data types is made possible by one system of transfer path by providing a clock signal for synchronizing the timing for transferring the data on the transmitting side/receiving side and a sync signal for identifying the minimum data transfer unit.例文帳に追加

送信側・受信側でデータを転送するタイミングの同期を取るクロック信号と、最小データ転送単位を識別する為のシンク信号を設けることで、一系統の転送経路で、複数のデータ種の連続転送を可能とする。 - 特許庁

The delay time DR of a clock signal CLK passing through the signal delay path 5 is monitored by the safety appliance 3 and when the delay time DR reaches a specified value, it determines the part of the pachinko machine 1 to expire the life thereof and the results are notified.例文帳に追加

保安装置３で、信号遅延パス５を通過したクロック信号ＣＬＫの遅延時間ＤＲをモニタして、遅延時間ＤＲが所定値に達したら、パチンコ機１の部品が寿命であると判断して、報知する。 - 特許庁

In the transmission of the digital signals between the devices, communication is performed between the devices by using the bi-directional communication line to determine a transmission path configuration, such as the number of use lanes, a use lane number, a transmission direction, a transmission clock frequency, and the like.例文帳に追加

機器間でデジタル信号を伝送する際、機器間で双方向通信ラインを利用して通信が行われ、使用レーン数、使用レーン番号、伝送方向、搬送クロック周波数などの伝送路構成が決定される。 - 特許庁

To provide a high voltage switch circuit of a NAND type semiconductor device which can sufficiently generate path voltage highly and enhance efficiency in a high-voltage switch without significantly affecting an area for a chip by boosting a clock signal used in generating the path voltage for impressing a gate for a high-voltage transistor.例文帳に追加

高電圧トランジスタのゲートに印加するパス電圧の生成時に使用されるクロック信号を上昇させることにより、チップの面積に大きく影響を与えないでパス電圧を十分高く生成することができて高電圧スイッチの効率を向上させることが可能なＮＡＮＤ型半導体装置の高電圧スイッチ回路を提供する。 - 特許庁

A capacity element is serially arranged on a specific transmission path branching from the prescribed node of a signal transmission path which supplies a clock signal to be output by a semiconductor component which controls access on a substrate or an enable control signal showing the validity of a command and an address signal to another semiconductor component to be accessed on the substrate, and reaching a ground plane.例文帳に追加

基板上でアクセスを制御する半導体部品が出力するクロック信号やコマンド及びアドレス信号の有効性を示すイネーブル制御信号を基板上でアクセスされる別の半導体部品に供給する信号伝送経路の所定ノードから分岐してグランドプレーンに至る特定伝送経路に容量素子を直列配置する。 - 特許庁

In the predistortion device where a section for imparting a predistortion is constituted of an analog circuit, difference between a delay time T1 of a transmission signal path and a delay time T2 of a control signal path for controlling a distortion occurring at the predistortion section is corrected with the time resolution on an operating clock by variable delay means 17 and 20.例文帳に追加

予歪を与えるプリディスト−ション部がアナログ回路で構成されたプリディスト−ション装置において、送信信号経路の遅延時間Ｔ１と、プリディスト−ション部で発生する歪を制御するための制御信号経路の遅延時間Ｔ２との差を、可変遅延手段１７、２０により動作クロック上の時間分解能で補正する。 - 特許庁

A flip-flop having a function for shifting normal input data to output and a function for setting a value to be outputted fixedly and outputting the set values cyclically according to a clock is employed in at least a part of a path of logic circuit formed between an external input and an external output and a desired fixed value is outputted to a gate connected with the path thus activating the path.例文帳に追加

通常の入力データを出力にシフトする機能と共に、固定的に出力させたい値を設定でき、且つこの設定値をクロックに従って循環的に出力する機能を持ったフリップフロップを、外部入力から外部出力の間に形成された論理回路によるパスの少なくとも一部に用いることにより、所望の固定値を前記パスに接続されるゲートなどに出力して前記パスの活性化を図る。 - 特許庁

A delay comparison circuit 5 detects a delay time for the prescribed signal by using the signal delayed by the maximum path delay reproducing circuit 4 and compares the detected delay time with a time for one cycle of the output clock of the PLL circuit 1.例文帳に追加

遅延比較回路５は、最大パス遅延再現回路４で遅延させた信号を用いて前記所定の信号に対する遅延時間を検出し、該検出した遅延時間をＰＬＬ回路１の出力クロックの１サイクル時間と比較する。 - 特許庁

To reduce the capacity of a buffer to be used for conversion while preventing overflow or underflow of the buffer in converting decoded data after performing OFDM modulation and transmission path decoding into a data stream synchronized with the clock of a stabilized frequency.例文帳に追加

ＯＦＤＭ復調及び伝送路復号が行われた後の復号データを、安定化した周波数のクロックに同期させたデータストリームに変換する際に、変換時に用いるバッファがオーバーフロー及びアンダーフローせずに、そのバッファの容量を少なくする。 - 特許庁

A transmission control part 210 of an image data selecting part 204 includes a deserializer 210a, a serializer 210b and an LVDS (low voltage differential signaling) transmitting and receiving part 210c, is synchronized with a scan clock, serializes image data and transmits the image data to an LVDS transmission path 40a.例文帳に追加

画像データ選択部２０４の伝送制御部２１０は、デシリアライザ２１０ａ、シリアライザ２１０ｂおよびＬＶＤＳ送受信部２１０ｃを含んでおり、スキャンクロックに同期して画像データをシリアル化してＬＶＤＳ伝送路４０ａに送出している。 - 特許庁

To provide an MPEG coder for packetizing program clock reference information transmitted at transmission at a rate in response to a transmission path in advance, and to provide an MPEG decoder including a jitter suppressing apparatus when network jitter takes place in received data.例文帳に追加

本発明は、送信時に伝送するプログラムクロックレファレンス情報をあらかじめ伝送路に応じたレートによってパケット化し、受信したデータに網ジッタが発生したときにジッタの抑圧装置を有するMPEG復号化装置を提供することを目的とする。 - 特許庁

To provide a head-separated type TV camera apparatus, a camera control unit and camera head for use in the apparatus capable of achieving a no-adjustment of a circuit to improve clock jitters and compensate phase-delay caused by a phase-delay factor of transmission path, for example, a length of a cable.例文帳に追加

クロックジッタを改善する、伝送路位相遅延要因、例えば、ケーブル長による位相遅延を補償するための回路を無調整化したヘッド分離型のテレビジョンカメラ装置およびそれに用いるカメラ制御ユニットとカメラヘッドを提供する。 - 特許庁

On the basis of layout data for which cell arrangement is completed, a timing margin for a clock signal for data transmission between flip-flops each having a data path is computed, and two flip-flops are combined in ascending order of the timing margin to generate a flip-flop pair.例文帳に追加

セル配置の終了したレイアウトデータにもとづいて、データパスを有するフリップフロップ間のデータ伝達のクロック信号に対するタイミングマージンを算出し、そのタイミングマージンの少ない順にフリップフロップを２個ずつ組み合わせてフリップフロップ対を生成する。 - 特許庁

An error composition part 306 applies maximum proportion composition to a phase error signal generated based on the integral value of the inverse spread signal according to the reception level of each path, and the frequency of the reference clock signal Sck is adjusted based on this composite result.例文帳に追加

当該逆拡散信号の積分値に基づいて生成された位相誤差信号は、誤差合成部３０６において各パスの受信レベルに応じて最大比合成され、この合成結果に応じて基準クロック信号Ｓｃｋの周波数が調節される。 - 特許庁

While two mobile stations PS-A and PS-B are path-multiplexed, a lock generation section 52 generates a clock so that a transmission time of a symbol to the mobile station PS-B is shifted from a transmission time of a symbol to PS-A just by a 0.5 symbol term.例文帳に追加

２つの移動局ＰＳ−Ａと、ＰＳ−Ｂとがパス多重されている場合に、クロック生成部５２は、移動局ＰＳ−Ｂへのシンボルの送信時刻をＰＳ−Ａへのシンボルの送信時刻に対して０．５シンボル期間だけずらすようにクロックを生成する。 - 特許庁

A low pass filter 22 is located in a path through which power is supplied to a clock signal output circuit 11 via a power wire 14 and a digital circuit group 17 and escapes a noise component propagated through the power wire 14 to an analog ground side to eliminate the noise component.例文帳に追加

電源配線１４がデジタル回路群１７を経由してクロック信号出力回路１１に電源供給を行う経路中にローパスフィルタ２２を配置し、電源配線１４を伝搬しようとするノイズ成分をアナロググランド側に逃がして除去する。 - 特許庁

Since a comparatively large clock skew occurs between the flip flop belonging to a prescribed group connected by the scan path and the scan flip flop belonging to the different group, the scan flip-flops including delay circuits are applied to the scan flip-flops in the final stages of the respective groups.例文帳に追加

スキャンパスによって接続するあるグループに属するスキャンフリップフロップと、別のグループに属するスキャンフリップフロップとの間に比較的大きなクロックスキューが発生するので、各グループの最後段のスキャンフリップフロップに、遅延回路を含むスキャンフリップフロップを適用する。 - 特許庁

At first, a net list 101 is inputted, and the maximum and minimum values of delay coefficients corresponding to the characteristics of respective clock paths at a data transmission side FF and a data reception side FF are set by a path-categorized delay coefficient setting process 104, and a timing analysis process 106 is executed.例文帳に追加

まず、ネットリスト１０１を入力とし、パス別遅延係数設定工程１０４によりデータ送り側ＦＦとデータ受け側ＦＦのクロックパスにそれぞれのパスの特徴に応じた遅延係数の最大値と最小値を設定し、タイミング解析工程１０６を行う。 - 特許庁

To provide a semiconductor integrated circuit, a semiconductor integrated circuit design method and a semiconductor integrated circuit design program capable of reducing the number of test patterns with respect to a semiconductor integrated circuit including an internal clock domain having data path dependency operated in the same frequency.例文帳に追加

同一の周波数で動作するデータパス依存関係を有する内部クロックドメインを含む半導体集積回路に対して、テストパターン数を削減することができる半導体集積回路、半導体集積回路設計方法及び半導体集積回路設計プログラムを提供すること - 特許庁

To enable further reduction of electric power consumption of an imaging apparatus by optimizing the electric power consumption of a receiving part not only by changing an operational clock of transfer corresponding to an image signal change and an operational mode but also by a current control or the like of switching transfer capability of the receiving part in a transmission path.例文帳に追加

映像信号変化や動作モードに併せて、転送の動作クロックを変更するだけでなく、伝送経路における受信部の転送能力を電流制御等で行うことで、受信部の消費電力の最適化を行い、更なる低消費電力化を可能にする。 - 特許庁

A signal generated by a display controller is divided into plural signal groups consisting of data signals, control signal, and clock signals, and each signal group is transmitted to a panel controller via a different path, and adjustments of skews occurring among each signal group are carried out also with respect to the control signal.例文帳に追加

表示コントローラが発生する信号を表示データ信号、制御信号、クロック信号から成る複数の信号群に分割し、各信号群毎に異なる経路を介してパネルコントローラに伝送し、各信号群の間に発生するスキューの調整を制御信号に関しても実行する。 - 特許庁

The clock control section includes the oscillator circuit for generating the pulses and outputting them and is configured so that the last pulse out of the predetermined number of pulses is output with a logical value immediately after an active edge for allowing the scan path circuit to input/output values maintained.例文帳に追加

前記クロック制御部は、前記パルスを生成して出力する発振回路を有し、かつ、前記所定の数のパルスのうち、最後のパルスを、前記スキャンパス回路が値を入出力するためのアクティブエッジの直後の論理値を保って出力するように構成されている。 - 特許庁

To attain an optimum signal generating time by avoiding defect caused by a propagation time in a circuit generating a local output clock signal for controlling a point of time at which data is sent out from a sending out delay mechanism in an output side of a memory field to a data path.例文帳に追加

メモリセルフィールド出力側における送出遅延機構からデータ路へデータを送出する時点を制御するために局所的な出力クロック信号を生成する回路において、伝播時間に起因する欠点を回避し、最適な信号生成時間を達成できるようにする。 - 特許庁

The inspection device 20 for inspecting characteristics of a control board 1 including an ASIC 7, an AD conversion circuit 9 receiving a signal from the ASIC 7, and a clock line 11 connecting the ASIC 7 to the AD conversion circuit 9 includes a reference transmission path 21 and an oscilloscope 23.例文帳に追加

検査装置２０は、ＡＳＩＣ７と、ＡＳＩＣ７からの信号を受信するＡＤ変換回路９と、ＡＳＩＣ７とＡＤ変換回路９とを接続するクロックライン１１とを有する制御基板１の特性を検査するための装置であって、基準伝送路２１と、オシロスコープ２３とを備えている。 - 特許庁

To provide a clock generation circuit, a semiconductor integrated circuit, and a test device therefor which can prevent a decrease in detection rate and an increase in circuit size, reduce the effect of a multi-cycle path, correctly identify problem parts, and test at a higher frequency even if provided with test objects with different frequencies in a non-scanned cell test.例文帳に追加

非スキャンセルの試験において、検出率低下、回路規模の増大を防止でき、マルチサイクルパスの影響を低減でき、不具合箇所を的確に特定でき、異周波数の試験対象があっても高速側の周波数で試験をすることが可能な、クロック生成回路、半導体集積回路およびその試験装置を提供する。 - 特許庁

In the storage device, a buffer, where the procedure of a buffer tree is stored to be input to a plurality of boundary scans, is inserted into a signal path between a switching signal (Mode signal) to an output (gate) of each cell and a clock signal (UpdateDR signal) for a final data keeping means (flip-flop) of each cell.例文帳に追加

記憶装置には、さらに、バッファツリー生成の手順が記憶され、複数のバウンダリスキャンセルに入力される、各セルの出力（ゲート）切り替え信号（Ｍｏｄｅ信号）と、各セルの最終データ保持手段（フリップフロップ）のクロック信号（ＵｐｄａｔｅＤＲ信号）の信号経路に、バッファを挿入する。 - 特許庁

By a delay (a'+b'+c'+d' or e') given to the feedback clock signal by an input buffer 112 and a DLL delay circuit 113 installed in a feedback path, a delay (a+b+c+d or e) given to a data strobe signal DSQ inputted to the memory control LSI 1 is compensated.例文帳に追加

引き戻し経路に配設された入力バッファ１１２およびＤＬＬ遅延回路１１３によって引き戻しクロック信号に与えられる遅延（ａ’＋ｂ’＋ｃ’＋ｄ’またはｅ’）により、メモリ制御ＬＳＩ１に入力されるデータストローブ信号ＤＱＳに与えられる遅延（ａ＋ｂ＋ｃ＋ｄまたはｅ）が補償される。 - 特許庁

The number of nodes in plural precise delay routes forming a propagation path of the signals (each of them being connected to mutually difference one of plural coarse delay steps, in the first coarse delay route) is recorded, for the arrival points of time of the successively entering signals at intervals longer than the cycle period of the reference clock signal.例文帳に追加

基準クロック信号の繰返し周期よりも長い間隔で逐次的に入来する信号の到達時点を、それら信号の伝搬路を形成する（第１の粗遅延経路の中の複数の粗遅延段の互いに異なる一つに各々が接続されている）複数の精遅延経路内のノードの数を記録する。 - 特許庁

Timing adjustment using the clock signal as a reference is executed in a signal path of the reset signal based on a set-up time and a holding time of the reset signal specified to the reset input terminal of the circuit block (step S30), in supervising hierarchical design for designing the whole of the semiconductor integrated circuit.例文帳に追加

半導体集積回路の全体を設計する上位階層設計において、回路ブロックのリセット入力端子にそれぞれ規定されるリセット信号のセットアップ時間およびホールド時間に基づいて、リセット信号の信号パスに対してクロック信号を基準としたタイミング調整を実施する（ステップＳ３０）。 - 特許庁

A jitter generating circuit 10 periodically or suddenly generates power noise to provide jitter to a clock signal output from a PLL circuit 1_1, and an jitter increase in a logic circuit 1_5 is quantitatively evaluated via a path switching circuit 1_3 and a second signal transmission circuit 1_4.例文帳に追加

ジッタ発生回路１０で周期的にもしくは突発的に電源ノイズを発生して、ＰＬＬ回路１＿１から出力されるクロック信号にジッタを付与して、経路切替回路１＿３および第２の信号伝送回路１＿４を経由して論理回路１＿５におけるジッタ増大の定量的な評価を行なう。 - 特許庁

As to each flip-flop in a logic circuit shown by RTL data, a detection unit 110 designates each of a clock terminal and a reset terminal of the flip-flop as a starting point and detects logical blocks for multiple entries until reaching any one of a PLL circuit, other flip-flops and an external terminal by tracing an input path of a signal input to a terminal at the starting point.例文帳に追加

検出部１１０は、ＲＴＬデータが示す論理回路における各ＦＦについて、該ＦＦのクロック端子とリセット端子を夫々起点として、該起点の端子に入力される信号の入力経路を遡って、ＰＬＬ回路と、他のＦＦと、外部端子とのうちのいずれかに辿りつくまで、複数入力の論理ブロックを検出する。 - 特許庁

Each switching edge of attached data superimposed on the VBI data is detected and a sampling clock whose phase is set again on the basis of the detected switching edge is generated so as to extract the VBI data with high accuracy without receiving accumulated effects of fluctuation or missing of a synchronizing signal and superimposed data due to jitter of a transmission path and a VTR.例文帳に追加

重畳されているＶＢＩ付加データの切替りエッジを検出し、検出した切替りエッジを素にサンプリングクロックの位相を再設定したクロックを生成する事で、伝送経路やＶＴＲのジッタによる同期信号や重畳データの揺れや欠けの影響を蓄積して受ける事無く、精度良くＶＢＩデータを抽出する事が出来る。 - 特許庁

The first transmitter 120 includes a digital processing part 30 and an analog processing part 35, wherein the digital processing part 30 includes data processing units 31 and 33, a memory 32, a transmission path 34, a control register 36, a transmission timer 3420 and a transmission control unit 3421, and the analog processing part 35 includes a transmission clock generation part 350 and a transmission output part 351.例文帳に追加

第１送信器１２０はデジタル処理部３０とアナログ処理部３５を含み、デジタル処理部３０はデータ処理ユニット３１、３３とメモリ３２と送信パス３４と制御レジスタ３６と送信タイマー３４２０と送信制御ユニット３４２１を含み、アナログ処理部３５は送信クロック生成部３５０と送信出力部３５１を含む。 - 特許庁

Also, when an opening/closing control unit 203 controls the switcher 211 to close a power supply path, the power supply control unit 110 stops a clock to a communication unit 204 which communicates with a control unit (not shown) installed in the power supply control unit 110 itself, and installed in a signal processing control unit 40 to make the communication unit 204 be inoperational.例文帳に追加

また、開閉制御部２０３が、開閉部２１１に対して電源供給経路を閉じるように制御する場合、電源制御部１１０は、電源制御部１１０自身に備えられ、信号処理制御部４０に備えられた制御部（不図示）と通信する通信部２０４へのクロックを停止することで、通信部２０４を非動作とする。 - 特許庁

As for influence of the error of a transmission path frequency blocking the stability of radio carrier frequencies, the error of the transmission line frequency 12b is compared with a highly stable radio reference clock 22a to detect an error frequency 17a by a counter 17 to make the frequency offset of the radio station originating signal of a local oscillator 61, based on this error frequency.例文帳に追加

無線キャリア周波数の安定度を阻害する伝送路周波数の誤差の影響を、伝送路周波数１２ｂの誤差を高安定の無線基準クロック２２ａと比較して誤差周波数１７ａをカウンタ７１で検出し、この誤差周波数に基づき局部発振器６１の無線局発信号の周波数オフセットとする。 - 特許庁

An alarm clock having an alarm reproducing means for reproducing acoustic data at prescribed date and time has an analysis means for analyzing a file name or a path name of acoustic data and a reproduction control means that selects acoustic data for the alarm reproducing means to reproduce or sets alarm date and time based on an analysis result by the analysis means.例文帳に追加

所定の日時に音響データの再生を行うアラーム再生手段を有するアラーム時計において、音響データのファイル名又はパス名を解析する解析手段と、この解析手段の解析結果に基づいてアラーム再生手段が再生する音響データの選択又はアラーム日時の設定を行う再生制御手段とを備えている。 - 特許庁