「connected reference」に関連した英語例文の一覧と使い方(16ページ目) - Weblio英語例文検索

A switching circuit 9 connected to a prescribed point of a control circuit 4 sets a reference voltage Vref supplied to an error amplifier EA1 from a reference voltage source VR in the control circuit 4 to be a specified value during a current flow period, but sets the reference voltage Vref to be a value lower than the signal level of a second feedback signal F2 during a current cut-off period.例文帳に追加

制御回路４の所定位置に接続した切替回路９によって、電流流通期間には制御回路４内部の基準電圧源ＶＲから誤差増幅器ＥＡ１に供給される基準電圧Ｖｒｅｆを規定値に設定し、電流遮断期間には当該基準電圧Ｖｒｅｆを第２の帰還信号Ｆ２の信号レベルよりも低い値に設定する。 - 特許庁

When the distribution cable 5a, for example, is connected to a measuring terminal 15 of the cable discriminator 10, the discrimination resistor 21 of the booster connected to the distribution cable 5a is connected to a measurement reference resistor 13 of the cable discriminator 10; the voltage of a power source 14 is divided; and an A/D converter 111 converts it into digital data.例文帳に追加

ケーブル識別器１０の計測端子１５に例えば分配用ケーブル５ａを接続すると、分配用ケーブル５ａに接続されているブースタの識別用抵抗器２１がケーブル識別器１０の計測用基準抵抗器１３に直列に接続され、電源部１４の電圧が分圧されてＡ／Ｄ変換器１１１によりデジタルデータに変換される。 - 特許庁

The semiconductor memory device comprises a semiconductor layer 13 formed on an insulating film 12, and a memory cell array having a plurality of memory cells 10 in which first and second transistors Tr1, Tr2 formed in the semiconductor layer are connected in series, formed and disposed in a matrix state connected to a bit line BL in which one side of the cell is connected and a reference potential is imparted to other side.例文帳に追加

絶縁膜１２上に形成された半導体層１３と、半導体層内に形成された第１および第２のトランジスタTr1，Tr2が直列接続されたメモリセル１０が複数個マトリックス状に配置形成され、前記メモリセルの一方側が接続されたビット線ＢＬに接続され、他方側に基準電位を与えられたメモリセルアレイとを備える。 - 特許庁

A second reference voltage generation circuit includes: third and fourth PNP transistors whose bases are connected to the emitters of the first and second PNP transistors, respectively; a second resistor whose one end is connected to the emitter of the fourth PNP transistor; and a second operational amplifier having an input, to which the emitter of the third PNP transmitter and the other end of the second resistor are connected, to perform negative feedback control.例文帳に追加

また、開示の装置は、第１及び第２のＰＮＰトランジスタのエミッタにベースが接続された第３及び第４のＰＮＰトランジスタ、第４のＰＮＰトランジスタのエミッタに一端が接続された第２の抵抗、第３のＰＮＰトランジスタのエミッタ及び第２の抵抗の他端が入力に接続された、負帰還制御が行われる第２のオペアンプを有する。 - 特許庁

Furthermore, a node X of the 1st cell 14 is connected to the output terminal U and a transistor 8 has a control terminal connected to a node X of the 1st cell 14, a 1st conduction terminal connected to an output terminal U, and a 2nd conduction terminal coupled with a 2nd voltage reference GND through a capacitor Cc.例文帳に追加

更に、第１のセル１４のノードＸを出力端子Ｕに接続すると共に、第１のセル１４のノードＸに接続された制御端子と、出力端子Ｕに接続された第１の導電端子と、キャパシタＣｃを通して第２の電圧基準ＧＮＤに連結された第２の導電端子とを有するトランジスタ８を備える。 - 特許庁

In a power supply device whose output is controlled by a control IC3, a detection resistor 8 for detecting overcurrent is inserted and connected to the low side of a power supply output, and a reference voltage source 9 generated separately from the power supply output is connected to the lower stream end of the detection resistor 8 through two or more resistors 12 and 14 connected in series.例文帳に追加

制御ＩＣ３によって出力が制御される電源装置において、電源出力のローサイドに過電流検出用の検出抵抗８を挿入接続するとともに、電源出力とは別個に生成した基準電圧源９を、直列に接続した２以上の抵抗１２，１４を介して上記検出抵抗８の下流端に接続する。 - 特許庁

The integrated circuit has a detecting and detecting oscillation circuits 21, 22 connected respectively to the detecting and reference SAW resonators, a first and second oscillation circuits 23, 24 for clocks connected respectively to the SAW first and second resonators 19, 20 for clocks, frequency mixers 29, 32 connected to them, and a frequency detection portion 31.例文帳に追加

集積回路は、検出用及び基準用ＳＡＷ共振子にそれぞれ接続した検出用及び検出用発振回路２１，２２と、第１及び第２クロック用ＳＡＷ共振子１９，２０にそれぞれ接続した第１及び第２クロック用発振回路２３，２４と、それらに接続した周波数混合器２９，３２及び周波数検波部３１とを有する。 - 特許庁

A filter circuit 3 includes: a transistor Tr1 in which a collector is connected to the other end of the first inductor L1, a base is connected to the other end of the first inductor L1 via a resistor R2, and an emitter is connected to a DC output terminal Tdc; and a capacitor C3 inserted between the base of the transistor Tr1 and the reference potential point.例文帳に追加

フィルタ回路３は、第１のインダクタＬ１の前記他端にコレクタが接続され、第１のインダクタＬ１の前記他端に抵抗Ｒ２を介してベースが接続され、直流出力端子Ｔｄｃにエミッタが接続されたトランジスタＴｒ１と、トランジスタＴｒ１のベースと前記基準電位点との間に挿入されたキャパシタＣ３とを有する。 - 特許庁

A MOS type capacity element 28 having the other end connected to a reference voltage is connected to a gate of the driver TFT 22, the MOS type capacity element 28 is in an on state before a fall of the pulse drive line and becomes an OFF state during the fall and a capacitance changes at the switching of ON state to the OFF state.例文帳に追加

駆動ＴＦＴ２２のゲートには、他端がリファレンス電圧に接続されるＭＯＳ型容量素子２８が接続されており、ＭＯＳ型容量素子２８は、パルス駆動ラインの立ち下がり前はオン、立ち下がる途中でオフとなり、その切り替わりで容量値が変化する。 - 特許庁

A reference capacitor CREF is connected to a variable capacitor at the common detection the node of the integrated circuit, and the common detection node is coupled with an input buffer and an output voltage VF of the input buffer is connected to a coarse bias, a gain stage 30 and a fine bias 32.例文帳に追加

基準キャパシタＣ_REFが、前記集積回路の共通検出ノードにおいて前記可変キャパシタに接続され、前記共通検出ノードは入力バッファに結合し、該入力バッファの出力電圧Ｖ_Fは、粗バイアスおよび利得段３０および細密バイアス段３２に接続される。 - 特許庁

A reference voltage generation circuit 21 comprises a series connection of a depletion type P-channel transistor 22 having a gate and a source connected together and an N-channel transistor 23 having a gate and a drain connected together, and the N-channel transistor 23 and the N-channel transistor 26 constitute a current mirror.例文帳に追加

基準電圧発生回路２１は、ゲートおよびソースが互いに接続されたデプレッション型Ｐチャネルトランジスター２２と、ゲートおよびドレインが互いに接続されたＮチャネルトランジスター２３とを直列接続してなるものであり、Ｎチャネルトランジスター２３とＮチャネルトランジスター２６はカレントミラーを構成する。 - 特許庁

The gradation voltage generating circuit 4A includes a gradation resistor group, having a plurality of resistors R connected in series through a node N and a voltage follower 43, having an output terminal connected to one end of the gradation resistor group and supplying a reference supply voltage to the gradation resistor group.例文帳に追加

本発明による階調電圧発生回路４Ａは、ノードＮを介して直列接続された複数の抵抗Ｒを備える階調抵抗群と、出力端が階調抵抗群の一端に接続され、階調抵抗群に基準供給電圧を供給する電圧フォロワ４３とを具備する。 - 特許庁

A first reference voltage generation circuit includes: first and second PNP transistors; a first resistor whose one end is connected to an emitter of the second PNP transistor; and a first operational amplifier having an input, to which an emitter of the first PNP transistor and the other end of the first resistor are connected, to perform negative feedback control.例文帳に追加

開示の装置は、第１及び第２のＰＮＰトランジスタ、第２のＰＮＰトランジスタのエミッタに一端が接続された第１の抵抗、第１のＰＮＰトランジスタのエミッタ及び第１の抵抗の他端が入力に接続され、負帰還制御が行われる第１のオペアンプを有する。 - 特許庁

A plurality of resistors R1, R2 are connected in series between an output terminal 2 and the ground, and the base of the control transistor Q2 is connected to the connection point of the resistors R1, R2, where the voltage signal corresponding to the output voltage can be obtained via the reference voltage source comprising a constant voltage diode DZ1.例文帳に追加

出力端子２とアースとの間に複数の抵抗Ｒ１、Ｒ２を直列に接続し、制御トランジスタＱ２のベースを定電圧ダイオードＤＺ１よりなる基準電圧源を介して、出力電圧に相当する電圧信号が得られる抵抗Ｒ１とＲ２の接続点に接続する。 - 特許庁

A transmitting part 20 is connected to a transmitting end which is one end of a pair of data lines, when image data are output, either one transmitting end of the pair of data lines is connected to a reference potential terminal and the other transmitting end is made into a floating state based on the image data.例文帳に追加

送信部２０は、１対のデータ線の一端である送信端に接続されており、画像データを出力する際には画像データに基づいて１対のデータ線のいずれか一方の送信端を基準電位端子に接続し他方の送信端を浮遊状態とする。 - 特許庁

The reference circuit is provided with a second input transistor subjected to cascade connection, a second cascode transistor and a second transistor for bias current control, and is connected to the tuning amplifier circuit in parallel, wherein the gate of the second cascode transistor is connected to the gate of the first cascode transistor.例文帳に追加

参照回路は、従属接続される第２の入力トランジスタ、第２のカスコードトランジスタおよび第２のバイアス電流制御用トランジスタを備え、第２のカスコードトランジスタのゲートが第１のカスコードトランジスタのゲートに接続され、同調増幅回路と並列に接続される。 - 特許庁

The circuit includes: a first switching circuit interposed in the charging path and composed of a plurality of switching elements 16, 17 connected in parallel; a second switching circuit interposed in the discharging path and composed of the plurality of the switching elements 13, 14 connected in parallel; and a voltage comparator for comparing the output voltage with a reference voltage.例文帳に追加

充電経路に介在し並列接続の複数スイッチ素子１６、１７からなる第１スイッチ回路と、放電経路に介在し並列接続の複数スイッチ素子１３、１４からなる第２スイッチ回路と、出力電圧を基準電圧と比較する電圧比較器を備える。 - 特許庁

In the macrocell 3, each interconnection lengths of conductors 12, 13, and 14 which supply time reference current IREF are adjusted to be equal; and each one end of the conductor 12-14 is connected to the common conductor 11, and the each another end is connected to the corresponding D/A converter 4-6 respectively.例文帳に追加

マクロセル３内では、その基準電流ＩＲＥＦが供給される導体１２、１３、１４の各配線長を調整して均一とし、その導体１２〜１４の各一端が共通の導体１１に接続され、その各他端が対応するＤ／Ａコンバータ４〜６にそれぞれ接続されている。 - 特許庁

A multiplexer circuit 12 comprises: a differential amplifier A3 having a non-inverting input terminal connected to the reference potential; switches turned on and off in response to the control signals φ1 and φ2; a hold capacitor C5 connected to between an output terminal and an inverting input terminal of the differential amplifier A3.例文帳に追加

マルチプレクサ回路１２は、非反転入力端が基準電位に接続された差動増幅器Ａ３と、制御信号φ１，φ２に従ってオンオフするスイッチと、差動増幅器Ａ３の出力端と反転入力端との間に接続されたホールド容量Ｃ５と、を備える。 - 特許庁

An output terminal of an error amplifier EA2 is connected to a base of the output transistor Q1, a first input terminal of the error amplifier EA2 is connected to a connection point N1 between the output transistor Q1 and the current control resistor R4, and a reference voltage Vref is applied to a second input terminal of the error amplifier EA2.例文帳に追加

誤差増幅器ＥＡ２の出力端子は、出力トランジスタＱ１のベースと接続され、その第１入力端子が出力トランジスタＱ１と電流制御抵抗Ｒ４との接続点Ｎ１に接続され、その第２入力端子に基準電圧Ｖｒｅｆが印加される。 - 特許庁

A reception means 3 that applies reception processing to the received signal is connected to the output terminal of the 1st switch means 2 and a 2nd switch means 4 that provides outputs from terminals in cross-reference with the output timing of the 1st switch means 2 is connected to an output of the reception means 3.例文帳に追加

第１スイッチ手段２の出力端子に、供給される信号を受信処理する受信手段３が接続され、受信手段３の出力に、第１スイッチ手段２の出力タイミングに関連付けて複数の端子から出力する第２スイッチ手段４が接続される。 - 特許庁

The base of the transistor Q1 for oscillation of a Colpitts oscillation circuit is connected via a capacitor C11 to the connection point of the positive electrode terminal of a varactor B1 and the negative electrode terminal of a varactor B2 and further connected via a resistor R5 to the reference voltage line 3 of a temperature compensation control voltage generation circuit 2.例文帳に追加

コルピッツ発振回路の発振用トランジスタＱ１のベースからコンデンサＣ１１を介してバラクタＢ１の正極端子とバラクタＢ２の負極端子の接続点に接続し、更に抵抗Ｒ５を介して温度補償用制御電圧発生回路２の基準電圧線３に接続する。 - 特許庁

Starting from this reference frame, one end of another lateral member 2 is sequentially connected and the other end is jointed to another support 1 for extending the structure, the supports 1 are mutually connected with the lateral members 2 thereby forming a framing 20 surrounding a required portion of the place of work, and a sunshade sheet 4 is provided on this framing 20.例文帳に追加

この基準枠１０から順次に別の横部材２の一方端を継ぎ足し、他方端に別の支柱１を設けて延長し、支柱１相互を横部材２で連結して作業場の必要な部分を囲む枠組み２０を形成し、この枠組み２０の上に日よけシート４を設ける。 - 特許庁

Althrough NOMS 1 and DMOS (depression-type NMOS) 2 being connected to a data cell row 30A in series as a memory cell allow a cell current Icell to flow, the NMOS 1 and DMOS 2 are alternately connected to current paths 30-1 and 30-2 for generating a reference current Iref.例文帳に追加

データセル列３０Ａに直列にメモリセルとして接続されたＮＭ０Ｓ１及びＤＭ０Ｓ（デプレッション型のＮＭ０Ｓ）２は、セル電流Ｉcellを流すが、参照電流Ｉref を生成する電流パス３０−１及び３０−２には、ＮＭ０Ｓ１及びＤＭ０Ｓ２が交互に接続されている。 - 特許庁

A first metal layer 51 and a high-resistance conductive layer 60 are each connected to an input pad INP and the first N-type high-concentration diffusion layer 21, and a second metal layer 52 is connected to a reference voltage pad VSP and the second N-type high-concentration diffused layer 22.例文帳に追加

第１の金属層５１及び高抵抗導電層６０は入力パッドＩＮＰと第１のｎ型高濃度拡散層２１とを接続し、第２の金属層５２は、基準電圧Ｖ_SSを供給する基準電圧パッドＶＳＰと第２のｎ型高濃度拡散層５２とを接続している。 - 特許庁

Also the circuit includes bit line precharge circuits connected to the plurality of bit line pairs, respectively, and in the read operation, simultaneously precharging one of a pair of bit lines connected thereto to reference voltage level in response to the bit line precharge signal.例文帳に追加

また、複数のビットライン対の各々に１つずつ対応するように連結され、それぞれが同時に読み出し動作の際にビットラインプリチャージ信号に応答して、自分に連結された一対のビットラインのいずれか一方を基準電圧レベルに印加するビットラインプリチャージ回路を有している。 - 特許庁

On a substrate 30, a ground area 34 connected to a reference potential (GND) and power wiring 35 (VBATT pattern) electrically connected with the positive pole terminal 41a of a rechargeable battery 40 are formed by a prescribed pattern, and a noise reduction part 80 is formed.例文帳に追加

基板３０には、基準電位（ＧＮＤ）に接続されるグランド領域３４と、充電池４０の正極端子４１ａと電気的に接続される電源配線３５（ＶＢＡＴＴパターン）と、が所定のパターンにより形成されており、ノイズ低減部８０が形成されている。 - 特許庁

Another terminal of a capacitor 12A for storing an analog input voltage AI given to an internal node NI via a switch 1 is connected to a midpoint of a resistance voltage divider 13 for generating a plurality of reference levels for comparison purpose connected between a power level VDD and a ground level GND.例文帳に追加

スイッチ１１を介して内部ノードＮＩに与えられるアナログ入力電圧ＡＩを保持するキャパシタ１２Ａの他端を、電源電位ＶＤＤと接地電位ＧＮＤの間に接続されて比較用の複数の基準電位を生成する抵抗分圧器１３の中点に接続する。 - 特許庁

An equalizer comprises resistors 8 and 10 of a T-tipe resistor attenuator 2, which are connected in series between an input terminal 4 supplied RF signals in a wide frequency band and an output terminal 6, and a resistor 12, which is connected between an interconnection point of the resistors 8 and 10 and a reference potential point.例文帳に追加

広帯域の周波数帯の高周波信号が供給される入力端子４と、出力端子６との間にＴ型抵抗減衰器２の抵抗器８、１０が直列に接続され、抵抗器８、１０の相互接続点と基準電位点との間に抵抗器１２が接続されている。 - 特許庁

The differentiation circuits 5 and 6 are respectively constituted of capacitors 1 and 2 connected in series to gates of the MOS transistors 42 and 43, and resistors 3 and 4 connected to gates of the MOS transistors 42 and 43 through fixed reference voltage VREF generated externally in a waveform equivalent circuit 19.例文帳に追加

その微分回路５、６の構成は、ＭＯＳトランジスタ４２、４３のゲートに直列に接続される容量１、２と、波形等価回路１９外で生成され、一定レファレンス電圧ＶＲＥＦを介してＭＯＳトランジスタ４２、４３のゲートに接続される抵抗３、４とで構成される。 - 特許庁

In an operational amplifier OA, its output terminal is connected to the base of the output transistor Q1, and its non-inverting input terminal is connected to the point of connection between the heat dissipation resistor R7 and the current control resistor R4, and also reference voltage Vref is applied to its inverting input terminal.例文帳に追加

演算増幅器ＯＡは、その出力端子が出力トランジスタＱ１のベースと接続され、その非反転入力端子が熱分散抵抗Ｒ７と電流制御抵抗Ｒ４の接続点に接続され、その反転入力端子に基準電圧Ｖｒｅｆが印加される。 - 特許庁

By a high frequency grounding circuit connected between a high frequency oscillation circuit and the DC output circuit, a reference potential of the high frequency oscillation circuit is stabilized even when the AC output circuit and the DC output circuit are connected in series, and it becomes possible to obtain a desired high frequency AC signal.例文帳に追加

高周波発振回路とＤＣ出力回路との間に接続される高周波接地回路によって、ＡＣ出力回路とＤＣ出力回路とが直列接続された場合でも高周波発振回路の基準電位は安定し、所望の高周波ＡＣ信号が得ることが可能になる。 - 特許庁

When a link to be connected is changed, the MN acquires a data link layer address of an AR existing on the link after the change (A05)and detects a default router on the basis of the address with reference to the access node list (A06).例文帳に追加

ＭＮが、接続するリンクを変更すると、変更後リンク上に存在するＡＲのデータリンク層アドレスを取得し(A05)、当該アドレスからアクセスノードリストを参照してデフォルトルータを検出する(A06)。 - 特許庁

The adjacent vertical ply pieces 21 are connected so as to have a superposed part Q in a direction that superposing is increased, thereby, the cavity side rubber layer 11 if formed at smaller width W1 than the reference rubber ply 20.例文帳に追加

隣り合う縦プライ片２１が、重なりが増す向きの重なり部Ｑを有して連結されることにより、内腔側ゴム層１１は基準ゴムプライ２０よりも小な巾Ｗ１で形成される。 - 特許庁

A first switch 101 that is turned on by an output of reference voltage VREF is connected to a second switch 103 that is synchronized with the first switch 101 to operate between a power supply voltage 1 and a voltage divider 3.例文帳に追加

基準電圧ＶＲＥＦの出力によりオンする第１のスイッチ１０１と、電源電圧１と分圧器３の間に第１のスイッチ１０１に同期して動作する第２のスイッチ１０３を接続する。 - 特許庁

This timer circuit is composed of a capacitor, a constant-current circuit for feeding a current to it, and a comparator 13 of which inverted and non-inverted input terminals are connected to the capacitor and a reference voltage source, respectively.例文帳に追加

コンデンサと、これに電流を流す定電流回路と、コンデンサおよび基準電圧源にそれぞれ反転および非反転入力端子が接続されるコンパレータ１３とでタイマ回路を構成する。 - 特許庁

Thus, the bit line and the complementary bit line are made to have the same loading, after the reference capacity is connected to the complementary bit line, until voltage difference between the bit line and the complementary bit line is sufficiently sensed.例文帳に追加

このようにして、リファレンスコンデンサを相補ビットラインに連結した後、ビットラインと相補ビットラインとの電圧差を充分に感知するまで、ビットラインおよび相補ビットラインが同一のローディングを有するようにする。 - 特許庁

The device has a sensing unit electrically connected to the motor coil so that the drive level of the motor coil can be detected, and the drive level is compared with a set value reference level of the sensing unit to output a determination signal.例文帳に追加

感知ユニットを有してモータコイルに電気的に接続し、該モータコイルの駆動レベルを検出できるようにして、該駆動レベルを感知ユニットの設定値参考レベルと比較して判別信号を出力する。 - 特許庁

A USB interface 68 generates a reference signal corresponding to the reception of a SOF packet among received packets at the time of receiving voice digital data from a connected device, for example, a hard disk drive.例文帳に追加

USBインタフェース６８は、接続されているデバイスである、例えば、ハードディスクドライブから音声のデジタルデータを受信したとき、受信したパケットのうち、SOFパケットの受信に対応する基準信号を生成する。 - 特許庁

The first transistors 2 and 6 of the respective cells 10 and 11 receive input signals IN+ and IN- at the base terminals and the collector terminals are connected to a first reference voltage Vcc through bias members 4 and 8.例文帳に追加

各セル１０,１１の第１のトランジスタ２,６はそのベース端子で入力信号ＩＮ＋,ＩＮ−を受け、バイアス部材４,８を介してそのコレクタ端子を第１の基準電圧Ｖｃｃと接続させる。 - 特許庁

Then, by applying data voltage Vdata to a data line X which is coupled in capacitance to the node N1, data writing is conducted to capacitors C1 and C2 connected to the node N1 using the offset level as a reference.例文帳に追加

つぎに、ノードＮ1と容量結合したデータ線Ｘにデータ電圧Ｖdataを供給することにより、ノードＮ1に接続されたキャパシタＣ1，Ｃ2に対して、オフセットレベルを基準としたデータの書き込みを行う。 - 特許庁

Then, by applying data voltage Vdata to a data line X which is coupled in capacitance to the node N1, data writing is conducted to capacitors C1 and C2 connected to the node N1 using the offset level as a reference.例文帳に追加

つぎに、ノードＮ1と容量結合したデータ線Ｘにデータ電圧Ｖdataを供給することにより、ノードＮ1に接続されたキャパシタＣ1，Ｃ2に対して、オフセットレベルを基準としたデータの書き込みを行う。 - 特許庁

A VoIP-GW/slave device 11 is cascade-connected so as to receive supply of the clock reference signal from the master device or another slave device and executes transmission/reception operations similar to those of the master device.例文帳に追加

ＶｏＩＰ−ＧＷ・スレーブ装置11は、マスタ装置または他のスレーブ装置から、クロック基準信号の供給を受けるようにカスケード接続され、マスタ装置と同様な送受信動作を行なう。 - 特許庁

When a mobile DDR-SDRAM is connected, since the reference voltage VREF is not input, the I/O buffer control circuit 8 outputs the buffer control signal CB of an Hi signal.例文帳に追加

Ｍｏｂｉｌｅ ＤＤＲ−ＳＤＲＡＭが接続されると、基準電圧ＶＲＥＦが入力されないので、Ｉ／Ｏバッファ制御回路８は、Ｈｉ信号のバッファ制御信号ＣＢを出力する。 - 特許庁

Since a gate electrode of an NMOS 43 and the gate electrodes of NMOSs 33 and 34 are connected, the gate voltages of the NMOSs 33 and 34 are increased when a reference current source 30 is started.例文帳に追加

ＮＭＯＳ４３のゲート電極とＮＭＯＳ３３，３４のゲート電極とが接続されているため、基準電流源３０に起動がかかると、ＮＭＯＳ３３，３４のゲート電圧が上昇する。 - 特許庁