「control clocks」に関連した英語例文の一覧と使い方(3ページ目) - Weblio英語例文検索

To realize a highly accurate pulse width control without using high-speed clocks, and to realize a proper recording corresponding to a medium type or a rotational speed in the case of recording on a disk.例文帳に追加

高速クロックを用いることなく高精度なパルス幅制御を実現し、ディスクへの記録時には、メディア種別や回転速度に対応した適切な記録を実現する。 - 特許庁

Furthermore, the control means acquires current time information from the timecode, corrects the current time that the clock means clocks, and displays the precise current time with a display means.例文帳に追加

また、制御手段は、タイムコードから現在時刻の情報を得て、計時手段で計時している現在時刻を修正し、表示手段に正確な現在時刻を表示する。 - 特許庁

To provide a clock recovery circuit that uses a total accumulation value of video clocks as a control input and can reduce the amount of clock information to be transmitted from a transmission side.例文帳に追加

映像クロックの総累積値を制御入力としながら、送信側から伝送するクロック情報を小さくすることができるクロック再生回路を提供する。 - 特許庁

A clock frequency control part 25 individually controls the exposure scanning clocks of AOM drivers 15R, 15G, and 15B which drive the AOMs.例文帳に追加

そして、これらのＡＯＭを駆動するＡＯＭドライバ１５Ｒ・１５Ｇ・１５Ｂに対して、その露光走査クロックを、クロック周波数制御部２５によってそれぞれ別々に制御する。 - 特許庁

When the total number of the received control clocks reaches the number of chips, the shift register section outputs a state value of each register to the phase state generating section.例文帳に追加

前記シフトレジスタ部は、入力された前記制御クロックの総数が前記チップ数に到達すると、各レジスタの状態値を前記位相状態生成部に出力する。 - 特許庁

A digital camera includes a CCD sensor 104, a multi-output clock generating circuit 110 for generating a plurality of clocks, a timing signal generating circuit 105, and a control section 121.例文帳に追加

デジタルカメラは、ＣＣＤセンサ１０４、複数のクロックを生成可能な多出力クロック生成回路１１０、タイミング信号発生回路１０５、および制御部１２１を備える。 - 特許庁

The clock control means 15 generates a clock A, a clock B and a clock C based on the clock, and supplies the clocks to each means of the ultrasonic flaw detector.例文帳に追加

クロック制御手段１５は、このクロックに基づいてクロックＡ、クロックＢ、およびクロックＣを生成し、超音波探傷装置の各手段へこれらのクロックを供給する。 - 特許庁

To realize generation and highly precise phase control of pixel clocks, and moreover generation of pulse modulation signals optimum in the case of modulating optical outputs of a laser light source or the like.例文帳に追加

画素クロックの生成及び高精度の位相制御、さらには、レーザ光源等の光出力を変調する場合に最適なパルス変調信号の生成を実現する。 - 特許庁

A control section 22 drives a collimator lens 12 from an origin position with driving pulses of a prescribed pulse rate T1, by as much as a prescribed number A of clocks thereby moving the collimator lens 12.例文帳に追加

制御部２２は、コリメータレンズ１２を原点位置から、所定のパルスレートＴ１の駆動パルスで所定のクロック数Ａだけ駆動して、コリメータレンズ１２を移動する。 - 特許庁

When the time that a clocking means 2 clocks matches time set in a time setting means 8, an alarm control means 12 controls an alarm means 14 to generate an alarm.例文帳に追加

報知制御手段１２は計時手段２が計時する時刻と時刻設定手段８に設定された時刻が一致すると、報知手段１４を制御して報知を行う。 - 特許庁

Three kinds of control clocks CKA, CKB and CKC having different phases are individually supplied to the signal holding blocks RSA (k) according to the stage numbers.例文帳に追加

また、各信号保持ブロックＲＳＡ（ｋ）には、当該段番号に応じて、各々異なる位相を有する３種類の制御クロックＣＫＡ、ＣＫＢ、ＣＫＣが個別に供給される。 - 特許庁

To provide an industrial controller capable of performing time synchronization without affecting control even between units having clocks with time count function of ns order.例文帳に追加

ｎｓオーダーの計時機能を持つ時計を備えたユニット間であっても、制御に影響を与えることなく時間同期を行なえる産業用コントローラを提供すること - 特許庁

To make a clock control circuit for supplying effective clocks to a target circuit common so as to correspond to various waveforms of effective input flags and effective output flags.例文帳に追加

対象回路に有効クロックを供給するクロック制御回路を、有効入力フラグや有効出力フラグの様々な波形に対応し得るように共通化する。 - 特許庁

To provide a stream transmitter for transmitting data streams, a receiver and a fundamental frequency synchronization method of clocks used for the control of both transmitter and receiver.例文帳に追加

本願発明は、データストリームを送信するストリーム送信装置と、その受信装置及び両装置の制御に使用されるクロックの基本周波数同期方法に関するものである。 - 特許庁

The serial communication interface is provided with: a baud rate generator (202) which counts the clocks for operation, and generates a reference clock for specifying unit transfer time based on the counted clocks for operation; and a transmission/reception controller (201) for performing transmission/reception control according to the generated reference clock.例文帳に追加

上記シリアルコミュニケーションインタフェースに、上記動作用クロックをカウントし、それに基づいて、上記単位転送時間を規定するための基本クロックを生成するボーレートジェネレータ（２０２）と、生成された基本クロックに従って送受信制御を行うための送受信コントローラ（２０１）とを設ける。 - 特許庁

When either of reception registers 21 of synchronization blocks SB(j) (j=0 to 15) takes in data, a clock gating control circuit 40 makes at least two of internal clocks ϕ pass, and supplies them as synchronization clocks ϕs(j) to synchronization shift register 30 of corresponding synchronization blocks SB(j).例文帳に追加

クロックゲーティング制御回路４０は、同期化ブロックＳＢ（ｊ）（ｊ＝０〜１５）のいずれかの受信レジスタ２１がデータの取り込みを行った場合、内部クロックφを少なくとも２個通過させ、同期化クロックφｓ（ｊ）として、該当する同期化ブロックＳＢ（ｊ）の同期化シフトレジスタ３０に供給する。 - 特許庁

The control part 17 generates delay control signals ASEL corresponding to a difference between the phase of the frequency dividing clocks RICK, GICK and BICK and the phase of a reference clock SPUCK on the basis of the phase signals SD and outputs them to the clock adjustment part 15.例文帳に追加

制御部１７は位相信号ＳＤに基づいて分周クロックＲＩＣＫ，ＧＩＣＫ，ＢＩＣＫの位相と基準クロックＳＰＵＣＫの位相との差に応じて遅延制御信号ＡＳＥＬを生成してクロック調整部１５に出力する。 - 特許庁

A selector circuit 33b selects one of clocks CLK1-3 in accordance with a control signal outputted from the CPU 32 in accordance with the luminance information and medium information and the clock is outputted to a gradation control circuit 34.例文帳に追加

セレクター回路３３ｂは、上記輝度情報、媒体情報に応じてＣＰＵ３２から出力される制御信号によりＣＬＫ１〜３のいずれかを選択し、そのクロックを階調制御回路３４に出力する。 - 特許庁

A drive control part 22, an address driver part 18, sustain drivers 19 and 21, a scanning driver 20, etc. are used for generating drive pulses on the basis of the pulse generation control data and the clocks converted by the S/P converter 83.例文帳に追加

駆動制御部２２、アドレスドライバ部１８、サステインドライバ１９，２１、スキャンドライバ２０等はシリアル／パラレル変換器８３により変換されたパルス生成制御データおよびクロックに基づいて、駆動パルスを発生させる。 - 特許庁

Clock stop confirmation circuits 10_1 and 10_n monitor states of control clocks from clock control circuits 20_1 to 20_n and output a coincidence recognition signal to an internal register circuit 50 when confirming a stop state of clock supply.例文帳に追加

クロック停止確認回路１０_1 …１０_n は、クロック制御回路２０_1 …２０_n からの制御クロックの状態を監視し、クロック供給の停止状態を確認した場合、一致認識信号を内部レジスタ回路５０へ出力する。 - 特許庁

To provide a control circuit that is operated stably so that a peripheral analog circuit cannot be affected by generating clocks only an interval required for control without using any external oscillation circuits.例文帳に追加

本発明は、外部発振回路を使用しないで、制御に必要な期間のみクロックを生成することにより周辺のアナログ回路に影響を与えないようにした安定に動作する制御回路を提供する。 - 特許庁

To make generable phase matched internal clocks from respective clock phase control circuits irrespective of distances from the clock input terminal of a clock generating circuit to the respective clock phase control circuits.例文帳に追加

クロック発生回路１００における、クロック入力端Ｓからの各クロック位相調整回路までの距離に拘わらず、各クロック位相調整回路からは位相がそろった内部クロックＣＬＫＡ，ＣＬＫＢを発生可能とする。 - 特許庁

The skew control circuit 10 includes a delay circuit 30 which outputs a clock delaying the clock CK1 as the clock CK2, and a delay control circuit 20 which receives a clock CK3, corresponding to any one of the multi-phase clocks and controls the delay time of the clock CK2, with respect to the clock CK1 so as to phase match those of the clocks CK1 and CK3.例文帳に追加

スキュー調整回路１０は、クロックＣＫ１を遅延させたクロックをクロックＣＫ２として出力する遅延回路３０と、多相クロックのいずれかに対応するクロックＣＫ３を受け、クロックＣＫ１とＣＫ３の位相が一致するように、クロックＣＫ１に対するクロックＣＫ２の遅延時間を調整する遅延調整回路２０を含む。 - 特許庁

To provide a node device and a band control method which guarantee fairness of use bands to be assigned to data flow even when a communication network storage function on the output side and a band control function operate by individual clocks.例文帳に追加

出力側通信網収容機能と帯域制御機能とが個別のクロックで動作する場合であってもデータフローに割り当てられる使用帯域の公平性を保証するノード装置および帯域制御方法を提供する。 - 特許庁

A feedback circuit portion (200) is operable to modify the control signal's logic state within a clock phase associated with one of the two complementary clocks (214, 216) provided to the interface circuitry (100).例文帳に追加

フィードバック回路部(200)は、インターフェース回路(100)に供給される２つの相補型クロック(214,216)の一方に関連するクロック位相内において制御信号の論理状態を変更するよう動作する。 - 特許庁

A master flip-flop section 2 selects whether to output the data signal from the input buffer section 1 or to retain the data signal being output in response to second control clocks N1 and N2.例文帳に追加

マスタフリップフロップ部２は、第２制御クロックＮ１、Ｎ２に応じて入力バッファ部１からのデータ信号を出力するか、出力中のデータ信号を保持するかを選択する。 - 特許庁

A slave flip-flop section 4 selects whether to retain the data signal being output or to output the data signal from the inter-master-slave switch 3 in response to the second control clocks N1 and N2.例文帳に追加

スレーブフリップフロップ部４は、第２制御クロックＮ１、Ｎ２に応じて出力中のデータ信号を保持するか、マスタ−スレーブ間スイッチ３からのデータ信号を出力するかを選択する。 - 特許庁

When noise is applied to the external clock and the number of external clocks is different from a predetermined value, the reading/writing control section performs next reading and writing without switching between the line memories.例文帳に追加

外部クロックにノイズが加わることにより、外部クロック数が予め定められた値と異なれば、読出書込制御部はラインメモリの切り換えをしないで、次の読み出しと書き込みを実行する。 - 特許庁

An input buffer section 1 selects whether to output an input data signal DATA or to output a high-impedance (Hi-Z) signal in response to first control clocks N3 and N4.例文帳に追加

入力バッファ部１は、第１制御クロックＮ３、Ｎ４に応じて、入力データ信号ＤＡＴＡを出力するか、ハイインピーダンス（Ｈｉ−Ｚ）信号を出力するかを選択する。 - 特許庁

To finely control power consumption of a processor by enabling high speed, smooth and dynamic switching of multiple clocks and further enabling high speed and dynamic switching of multiple CPUs.例文帳に追加

複数クロックを高速かつスムーズに動的に切換え可能とし、さらに複数のＣＰＵの高速で動的切換を可能とし、処理装置の電力消費量をきめ細かく制御する。 - 特許庁

When there are K waiting frames (K≥1), at least one portion of a transmission interval is made shorter than a T clock, thus transmitting control signals for N+K times during the next N×T clocks.例文帳に追加

待ちフレーム数がＫ個（Ｋ≧１）の場合、少なくとも一部の発信間隔をＴクロックより短くすることで、次のＮ×Ｔクロックの間にＮ＋Ｋ回の制御信号を発信する。 - 特許庁

A phase comparator 120 compares the reference clock with a feedback clock with an output of a present clock generating circuit 100 as an origin, and outputs a control signal for canceling error between those clocks.例文帳に追加

位相比較器１２０は、基準クロックと本クロック生成回路１００の出力を起点とする帰還クロックとを比較し、それらの誤差を打ち消すための制御信号を出力する。 - 特許庁

In the front of the projector 40, an indicator plate 50 is provided and the projector 40 indicates the specific kinds of clocks on the indicator plate 50 by the input from the control means 20.例文帳に追加

プロジェクター４０の前面には表示板５０が設けられており、プロジェクター４０が制御手段２０からの入力により表示板５０に所定の形態の時計を表示する。 - 特許庁

Control clocks having different phases are distributed to a memory array divided into a plurality of banks BK1, BK2, the entry and processing of a retrieving key (reading and writing operation, retrieving operation) are performed with different phases.例文帳に追加

複数のバンクＢＫ１，ＢＫ２に分割したメモリアレイに異なる位相の制御クロックを分配して、異なる位相でエントリおよび検索キーの処理（読み書き動作、検索動作）を行う。 - 特許庁

The phase detection part 14 detects the phase states of the frequency dividing clocks RICK, GICK and BICK from image pickup sensors 2R, 2G and 2B, generates phase signals SD and outputs them to the control part 17.例文帳に追加

位相検出部１４は撮像センサ２Ｒ，２Ｇ，２Ｂからの分周クロックＲＩＣＫ，ＧＩＣＫ，ＢＩＣＫの位相状態を検出して位相信号ＳＤを生成し制御部１７に出力する。 - 特許庁

To provide a print head control device wherein each head can operate by being accurately synchronized with each other by a method wherein phases of clocks generated by respective devices are adjusted when a plurality of print heads are used.例文帳に追加

複数の印字ヘッドを有する場合に、各々が生成するクロックの位相合わせを可能として、各ヘッドがより正確に同期して動作可能な印字ヘッド制御装置を提供する。 - 特許庁

The step-up/down circuit is also provided with: a clock generating circuit 13 generating step-up/down clocks different in timing; and a switch control part 12 controlling switching of the transistors 2 and 7 so that output voltage is negative feedback-controlled to target output voltage, based on step-up/down clocks.例文帳に追加

さらに、タイミングの異なる昇圧及び降圧クロックを生成するクロック生成回路１３と、昇圧及び降圧クロックに基づいて、出力電圧を目標出力電圧に負帰還制御するように、トランジスタ２及び７の切り替え制御を行うスイッチ制御部１２と、を備える昇降圧回路。 - 特許庁

To solve the problem that, when a voltage control oscillator is made up of, e.g. many differential inverters mutually connected to each other in series, multiplicity-phase clocks usable as reproduction clocks can be generated, but an increased number of such differential inverters involves increase of a circuit scale and current consumption.例文帳に追加

例えば、互いに直列に接続された多数の差動インバータを用いて電圧制御発振器を構成することによって、再生クロックとして利用することができる多数相のクロックを生成することができるが、差動インバータの数の増大に伴って回路規模および消費電流が増大する。 - 特許庁

Serial output patterns for controlling the timing of serial enabling, serial clocks and serial data which are necessary for the serial interface are developed in a writable memory (42), the contents of the memory (42) are increased and the serial output patterns are successively outputted to control the timing of the serial enabling, the serial clocks and the serial data which are necessary for the serial interface.例文帳に追加

シリアルインタフェースに必要なシリアルイネーブル、シリアルクロック、シリアルデータのタイミングを制御するシリアル出力パターンを書込み可能なメモリ（４２）に展開し、メモリ（４２）をインクリメントして、シリアル出力パターンを順次出力し、シリアルインタフェースに必要なシリアルイネーブル、シリアルクロック、シリアルデータのタイミングを制御する。 - 特許庁

In the display control method, frequencies of dot clocks are determined on the basis of each frequency (S2) detected by each of horizontal and vertical synchronizing signals in the inputted analog video signal and an analog video signal digitized by the determined frequencies of the dot clocks and each frequency of each synchronizing signal is displayed.例文帳に追加

入力されたアナログ映像信号中の水平及び垂直の各同期信号の検出した各周波数（Ｓ２）に基づきドットクロックの周波数を決定し、決定したドットクロックの周波数と各同期信号の各周波数とによりディジタル化したアナログ映像信号を表示する表示制御方法。 - 特許庁

A state information acquisition part 20a acquires state information indicating a state of control operation by an OS (Operating System) 1 that is a real-time OS for performing the device control, and acquires the necessary number of clocks necessary to execute control by the OS1 obtained based on the state information.例文帳に追加

状態情報取得部２０ａは、装置制御を行うためのリアルタイムＯＳであるＯＳ１による制御動作の状態を示す状態情報を取得し、この状態情報に基づいて得られるＯＳ１による制御を実行するために必要な必要クロック数を取得する。 - 特許庁

Clock control units 4a-4d output the clocks of the clock generation unit 1 to the multiple processing units 2a-2d, based on the start instructions of the control unit 3 and completion responses indicating the completion of the prescribed processing which are to be output from the multiple processing units 2a-2d to the control unit 3.例文帳に追加

クロック制御部４ａ〜４ｄは、制御部３の開始指示と複数の処理部２ａ〜２ｄから制御部３に出力される所定の処理の終了を示す終了応答とに基づいて、クロック生成部１のクロックを複数の処理部２ａ〜２ｄに出力する。 - 特許庁

Then, by a phase control part 15, for example, two phase control pulses are generated while the timer means 8 clocks a specific period once, and four phase control pulses are generated in a period being equivalent to a phase of 120° in terms of an electric angle of each phase.例文帳に追加

そして、位相制御部１５により、タイマ手段１８が所定期間を１回計時する間に、位相制御パルスを例えば２個生成し、各相の位置検出信号の位相差である電気角で１２０゜の位相に相当する期間に合計４個の位相制御パルスを生成する。 - 特許庁

Ring oscillators 116 and 136 on the chip are used as sources for the high-speed clocks, of which transmitter side employs a constitution, a clock generation circuit 114, added with a control circuit for synchronization with an external clock, and a control line 152, is provided for synchronization between the transmitter/receiver sides.例文帳に追加

高速なクロック源としては、チップ上のリング発振器１１６，１３６を利用し、送信側では外部クロックに同期させるための制御回路を付加した構成１１４とし、さらに送受信間で同期させるための制御線１５２を用いる。 - 特許庁

When the synchronous monitoring part 108 detects synchronous deviation between clocks, the exclusive controlling part 110 controls address control parts 106A to 106E and data control parts 106a, 106b and 106d constituting the access control circuit 106 in a prescribed procedure, prevents destruction of control data which is caused by operation confliction among the respective control parts and restores a smooth sequencer operation.例文帳に追加

クロック間の同期はずれを同期監視部１０８が検出した際、排他制御部１１０は、所定の手順でアクセス制御回路１０６を構成するアドレス制御部１０６Ａ〜１０６Ｅ、データ制御部１０６ａ、１０６ｂおよび１０６ｄを制御し、各制御部間の動作が競合することにより生じる制御データの破壊を防止し、スムーズなシーケンサ動作の復旧を図る。 - 特許庁