「core Memory」に関連した英語例文の一覧と使い方(3ページ目) - Weblio英語例文検索

A memory core has a plurality of memory cells and sequentially outputs data read from the memory cell corresponding to the internal address in response to activation of a column selection signal at the burst read operation.例文帳に追加

メモリコアは、複数のメモリセルを有し、バースト読み出し動作時に、コラム選択信号の活性化に応答して内部アドレスに対応するメモリセルから読み出されたデータを順次出力する。 - 特許庁

In response to receiving an initialization operation from an associated processor core that indicates a target memory block to be initialized, a cache memory determines a coherency state of the target memory block.例文帳に追加

初期設定すべきターゲット・メモリ・ブロックを示す関連プロセッサ・コアからの初期設定動作を受信したことに応答して、キャッシュ・メモリはターゲット・メモリ・ブロックのコヒーレンス状態を決定する。 - 特許庁

The mask ROM core 2 records an application program rewriting program for writing an application program sent from a host device into the flash memory core 3.例文帳に追加

マスクＲＯＭコア２は、ホスト機器から送信されるアプリケーションプログラムをフラッシュメモリコア３に書き込むためのアプリケーションプログラム書換プログラムを記録している。 - 特許庁

To provide a system for executing an application program written so as to be executed by means of a multi-core graphics processing unit (multi-core GPU) to be executed on a general purpose central processing unit (CPU) having a shared memory.例文帳に追加

マルチコアグラフィックプロセッサ（マルチコアＧＰＵ）により実行するために書かれ、共有メモリをもつ汎用プロセッサにより実行するためのシステム。 - 特許庁

A shape-memory material 7 is attached longitudinally to a side of the core material 4 of a collar 1 nearly at the middle of the width of the core material.例文帳に追加

衿１の芯材４の側面でかつその幅方向のほぼ中間部の位置に、形状記憶材料７を芯材４の長手方向に沿って取り付ける。 - 特許庁

The semiconductor memory is equipped with a core circuit and a data latch circuit to latch written data and to supply it to the core circuit, and has the error correcting function.例文帳に追加

半導体メモリは、コア回路と、書込みデータをラッチして書込みデータをコア回路に供給するデータラッチ回路とを備え、エラー訂正機能を有する。 - 特許庁

The root canal instrument 1 has a core 7 composed of a flexible elastic material having a shape memory effect, and the core 7 has a coating with abrasive particles.例文帳に追加

根管用器具１は形状記憶効果を有する柔軟性弾性材料からなるコア７を有し、コア７は、研磨粒子を有するコーティングを有する。 - 特許庁

The memory utilized in the functional core part having the different operation clock can be tested by this constitution.例文帳に追加

このような構成により、動作クロックの異なる機能コア部が利用するメモリのテストが可能となる。 - 特許庁

The conflict detector re-orders the memory core access requests to optimize the flow of data to and from a data bus.例文帳に追加

コンフリクト検出器は、データバスとの間のデータフローを最適化するため、メモリコアアクセスリクエストを再構成する。 - 特許庁

METHOD AND APPARATUS TO CHANGE OPERATING FREQUENCY OF SYSTEM CORE LOGIC TO MAXIMIZE SYSTEM MEMORY BANDWIDTH例文帳に追加

システム・コア・ロジックの動作周波数を変更してシステム・メモリ帯域幅を最大にする方法および装置 - 特許庁

In an embodiment, a software development system comprises two processor core models, a memory model and an endian-dependent code detection unit.例文帳に追加

実施形態によれば、２つのプロセッサコアモデルと、メモリモデルと、エンディアン依存コード検出部と、を備える。 - 特許庁

To provide a multi-core system for reducing the memory cost of the whole system by reducing overall latency.例文帳に追加

全体的なレイテンシを小さくし、かつシステム全体のメモリコストを削減することのできるマルチコアシステムを得る。 - 特許庁

The dedicated processor core 1' and the data memory 5b constitute an integrated circuit 10c integrated in one chip.例文帳に追加

専用プロセッサコア１′とデータメモリ５ｂとは１チップに集積された集積回路１０ｃを構成する。 - 特許庁

A sharing memory 10 used in common between a master processor and a co-processor core includes buffers B0, B1.例文帳に追加

親プロセッサとコプロセッサコアとの間で共有される共有メモリ１０は、バッファＢ０およびＢ１を含む。 - 特許庁

To evaluate accurately and efficiently an access time of a memory core incorporated in a semiconductor integrated circuit device.例文帳に追加

半導体集積回路装置に内蔵されるメモリコアのアクセスタイムを正確に効率よく評価する。 - 特許庁

A memory dumping part 114 generates a core file CA formed by dumping pages P101 and P102 to be referred to from the dummy process A', and the core file CA is stored in a core file storage part 115.例文帳に追加

メモリダンプ部１１４は、ダミープロセスＡ’により参照されるページをページＰ１０１、Ｐ１０２をダンプしてなるコアファイルＣＡを生成し、そのコアファイルＣＡをコアファイル記憶部１１５に記憶させる。 - 特許庁

In s memory cell array 1, a memory cell range being a unit of data erasion is made one block, assembly of blocks of one to plural is made one core and plural cores are arranged.例文帳に追加

メモリセルアレイ１は、データ消去の単位となるメモリセル範囲を１ブロックとし、１乃至複数のブロックの集合を１コアとして複数コアが配列される。 - 特許庁

To suppress increase of circuits for performing a memory test and to suppress increase of the number of test steps in a system LSI having a processor core and a plurality of memory banks.例文帳に追加

プロセッサコアと複数のメモリバンクを持つシステムＬＳＩにおいて、メモリテストを実施するための回路増加を抑え、かつテストステップ数の増加を抑える。 - 特許庁

The configuration information may be used to configure, that is, to group core banks of memory cells to form a dual bank memory device.例文帳に追加

該形態特定情報は、デュアルバンクメモリ装置を形成するためにメモリセルからなるコアバンクを形態特定即ちグループ化させるために使用することが可能である。 - 特許庁

To provide a data processor capable of executing exclusive control by a small circuit scale to a required address of a local memory or a shared memory of a processor core.例文帳に追加

プロセッサコアのローカルメモリや共有メモリの所要のアドレスに対して小さな回路規模で排他制御を行うことができるデータプロセッサを提供する。 - 特許庁

A memory controller 106 prevents a CPU and other I/O bus master from accessing a memory 110 during a code (for example, a trusted core) initialization process.例文帳に追加

メモリコントローラ１０６は、ＣＰＵおよび他のＩ／Ｏバスマスタがコード（たとえば、トラステッドコア）初期化プロセス中にメモリ１１０にアクセスするのを防止する。 - 特許庁

To provide a semiconductor memory apparatus and a refresh control method of the same in which an FBC (Floating Body Cell) technology is applied to a cell transistor of a memory core region.例文帳に追加

本発明は、メモリコア領域のセルトランジスタにＦＢＣ技術を実現した半導体メモリ装置及びそのリフレッシュ制御方法を提供する。 - 特許庁

A memory core layer includes a delay circuit having delay time corresponding to the operation time of each internal memory circuit part.例文帳に追加

さらに、外部クロックや外部制御回路に同期する形での順次遅延動作は、適切な遅延時間を設定することが困難であるという問題がある。 - 特許庁

To prevent data collision when changing from a standby mode to an operating mode in a semiconductor memory device having a memory core which dynamically holds the data.例文帳に追加

データを動的に保持するメモリコアを有する半導体記憶装置において、スタンバイ状態から非スタンバイ状態に遷移したときのデータ衝突を防止する。 - 特許庁

The nonvolatile memory core 10 outputs a status signal indicating its operation state, and the switch 20 switches the power supply mode according to an operation state of the nonvolatile memory core 10 that the status signal indicates.例文帳に追加

不揮発性メモリコア１０は、その動作状態を示すステータス信号を出力し、スイッチ２０は、ステータス信号が示す不揮発性メモリコア１０の動作状態に応じて、電力供給モードの切替を行う。 - 特許庁

A digital signal processor 1 consists of a download interface 11, a DSP core 12, a program memory 13, a data memory 14, a peripheral circuit 15, and a key code memory 16, which are connected with each other via internal buses.例文帳に追加

デジタル信号処理装置１は、ダウンロードインターフェース１１、ＤＳＰコア１２、プログラムメモリ１３、データメモリ１４、周辺回路１５、キーコードメモリ１６から構成され、それぞれ内部バスで接続されている。 - 特許庁

To provide a cache memory system capable of reducing the overhead of memory access, improving the utilization efficiency of a memory, a CPU, an external device for supplying data to the memory and the like, and improving the performance of the entire system, and to provide a CPU core, and a cache memory control method.例文帳に追加

本発明は、メモリアクセスのオーバーヘッドを削減すると共に、メモリやＣＰＵ、メモリにデータ供給する外部デバイス等の利用効率を上げ、システム全体の性能を向上させることの出来るキャッシュメモリシステム、ＣＰＵコア及びキャッシュメモリ制御方法を提供することを課題とする。 - 特許庁

The memory cell array 1 is provided with a core selecting means selecting cores of arbitrary numbers to perform write-in/erasion of data, data is written in a selected memory cell in a selected core based on a write-in command, and data erasion of a selected block in a selected core is performed based on an erasion command.例文帳に追加

データ書き込み／消去を行うために任意個数のコアを選択するコア選択手段を備え、書込みコマンドに基づいて選択されたコア内の選択されたメモリセルにデータ書き込みを行い、消去コマンドに基づいて選択されたコア内の選択されたブロックのデータ消去を行う。 - 特許庁

The memory cell array is provided with a core selecting means selecting the arbitrary number of cores to perform write-in/erasion of data, thereby the data are written in the selected memory cell in a core selected based on a write-in command, and data erasion of a selected block in a selected core is performed based on an erasion command.例文帳に追加

データ書き込み／消去を行うために任意個数のコアを選択するコア選択手段を備え、書込みコマンドに基づいて選択されたコア内の選択されたメモリセルにデータ書き込みを行い、消去コマンドに基づいて選択されたコア内の選択されたブロックのデータ消去を行う。 - 特許庁

Thereby, a CPU core 2 can simultaneously transfer two data from the built-in memory to the DSP engine 3.例文帳に追加

これにより、ＣＰＵコア（２）は内蔵メモリから２個のデータを同時にＤＳＰエンジン（３）に転送可能にされる。 - 特許庁

Further, a bank is designated without relying on the number of lamination in the memory core layer by the allocation of a low address and a bank address.例文帳に追加

さらにロウアドレス、バンクアドレスの割付によりメモリコア層の積層数に依存しないバンク指定ができる。 - 特許庁

To provide a clock input buffer for a self-timed memory core constituted so as to store data.例文帳に追加

本発明は、データを格納するように構成されたセルフタイム式メモリコアのためのクロック入力バッファを提供する。 - 特許庁

The CPU core 2 can simultaneously transfer two data values from the built-in memory to the DSP engine 3.例文帳に追加

これにより、ＣＰＵコア２は内蔵メモリから２個のデータを同時にＤＳＰエンジン３に転送可能にされる。 - 特許庁

To provide a device and a method for accessing a memory core two times or more in one clock cycle using self-timing logic.例文帳に追加

自己タイミング論理を使用し、１クロックサイクル中にメモリコアを２回以上アクセスする装置と方法を開示する。 - 特許庁

The control circuit prohibits operation of a memory core in accordance with a command control signal at the time of activation of a mask signal.例文帳に追加

制御回路は、マスク信号の活性化時に、コマンド制御信号に応じるメモリコアの動作を禁止する。 - 特許庁

The transition timings of the clock signals CLK1 to 4 are controlled according to the timing data stored in a memory core part 300.例文帳に追加

クロック信号ＣＬＫ１〜４の遷移タイミングは、メモリコア部３００に保持されたタイミングデータによって制御される。 - 特許庁

To provide a memory cell structure for enabling selective access to a core cell without needing access transistors.例文帳に追加

アクセストランジスタを必要とせずにコアセルに対する選択的なアクセスを可能にするメモリセル構造体の提供。 - 特許庁

New data writing is made to the second memory core MC2 selected based on the rewritten pointer value.例文帳に追加

該書き換え後のポインタ値により選択される第２メモリコアＭＣ２に対し、改めてデータ書き込みが行われる。 - 特許庁

Address data are inputted to an address register 13 through a pad 11 and an input buffer 12 and used to read and write a memory core 22.例文帳に追加

アドレスデータはパッド、入力バッファを通してアドレスレジスタに取り込まれ、メモリコアのリード、ライト動作に使用される。 - 特許庁

METHOD FOR INITIALIZING INSTANCE AND EXECUTING COMPUTER PROGRAM BY LOADING OPERATION SYSTEM CORE PROGRAM FROM HIGH-SPEED DATA ACCESS MEMORY例文帳に追加

高速データアクセスメモリよりオペレーションシステムコアプログラムをロードしてコンピュータプログラムをインスタント起動実行する方法 - 特許庁

However, the minimum in-core memory used to cache a directory is the physical page size (typically 4K) rather than 512 bytes. 例文帳に追加

欠点は、キャッシュに使われる最小のメモリの大きさが 512 バイトではなく 物理ページサイズ(大抵は 4K) になることです。 - FreeBSD

The memory device includes a plurality of core cells and first and second reference cells all coupled to a common word line.例文帳に追加

メモリ装置は、総て共通のワードラインに接続された複数のコアセルと、第１及び第２の基準セルとを含む。 - 特許庁

Then, a function core 20a, after the input data have been read, performs the 1st-deinterleave process of the input data and starts writing the processed data into a bank 31 in the memory 30A.例文帳に追加

ファンクションブロック回路２０は、メモリ３０Ａのバンク３２への入力データの読み込みを開始する。 - 特許庁

To provide a test method for an integrated circuit with a memory cell arranged in a circumference of a core that a conditional blocking in a test mode is applied to a clock input of the core.例文帳に追加

テストモードにおける条件付き抑止がそのクロック入力に適用されるコアの周りに配列されたメモリセルを有する集積回路のテスト方法を提供する。 - 特許庁

A semiconductor memory device includes multiple core chips CC0 to CC7 to which chip identification information LID different from each other is assigned and an interface chip IF for controlling the core chips CC0 to CC7.例文帳に追加

互いに異なるチップ識別情報ＬＩＤが割り当てられた複数のコアチップＣＣ０〜ＣＣ７と、コアチップＣＣ０〜ＣＣ７を制御するインターフェースチップＩＦとを備える。 - 特許庁