「core Memory」に関連した英語例文の一覧と使い方(4ページ目) - Weblio英語例文検索

While letting out a core wire continuously in its axial direction, a wire stock 2 of the shape memory alloy coil is wound around the core wire 1, the shape memory alloy coil is manufactured by coiling the wire stock 2.例文帳に追加

芯線１をその軸方向に連続して送りながら、芯線１を中心に形状記憶合金コイルの素線２を周回させて芯線１に巻き付け、素線２をコイル状に成形して形状記憶合金コイルを作製する。 - 特許庁

A test I/O data control circuit 1-2 is synchronized with a clock signal and performs writing and reading of test data to/from a memory cell included in a memory core 1-1.例文帳に追加

テスト入出力データ制御回路１−２は、クロック信号に同期してメモリコア１−１が有するメモリセルに対しテストデータの書き込み及び読み出しを行う。 - 特許庁

Status data from a circuit 2 (a processor core or a memory) are stored in a memory 14 via system buses 4, 6, 8, and 10 under the control by a status storage controller 16.例文帳に追加

回路２（プロセッサ・コアまたはメモリ）からの状態データは状態保存コントローラ１６の制御の下にシステム・バス４，６，８，１０を介してメモリ１４に保存される。 - 特許庁

An access control means 6b makes memory access from a processor core model 1 to the user hardware memory 5 while controlling to prevent conflict with the access of the user hardware model 2.例文帳に追加

アクセス制御手段６ｂは、プロセッサコアモデル１からのユーザハードウェア用メモリ５へのメモリアクセスを可能にし、ユーザハードウェアモデル２のアクセスと競合しないように制御する。 - 特許庁

In a memory cell array 1, a memory cell range being a unit of data erasion is made one block, and assembly of one block to plurality of blocks is made one core and the plurality of cores are arranged.例文帳に追加

メモリセルアレイ１は、データ消去の単位となるメモリセル範囲を１ブロックとし、１乃至複数のブロックの集合を１コアとして複数コアが配列される。 - 特許庁

In a memory cell array 1, a plurality of cores are arranged, wherein a memory cell range used as a unit for data erasure is made one block, and a set of one or a plurality of blocks is made one core.例文帳に追加

メモリセルアレイ１は、データ消去の単位となるメモリセル範囲を１ブロックとし、１乃至複数のブロックの集合を１コアとして複数コアが配列される。 - 特許庁

To provide a laminated memory capable of avoiding an increase of a chip size by laminating private fuse chips and memory core chips to carry out an interconnection with small number of bonding signals between the chips.例文帳に追加

専用のヒューズチップとメモリコアチップを積層して少ないチップ間接合信号数で相互接続し、チップサイズの増大を回避し得る積層メモリを提供する。 - 特許庁

A higher-order memory data storage 24 reads updated data from a lower-order memory hierarchy 12 when data referred to by the CPU core 11 are the updated data, and stores the data in a higher-order memory hierarchy 15.例文帳に追加

上位メモリデータ格納装置２４は、ＣＰＵコア１１が参照したデータが前記更新されるデータであるとき、更新されたデータを下位メモリ階層１２から読み出し、上位メモリ階層１５にデータを格納する。 - 特許庁

The memory device has a control circuit for preventing a memory read operation from being completed in a core bank or user-configured dual bank in which an ongoing memory modify (program or erase) operation is being performed.例文帳に追加

本メモリ装置は、進行中のメモリ修正（プログラム又は消去）動作が実施中であるコアバンク又はユーザが形態特定したデュアルバンクにおいてメモリ読取動作が完了されることを阻止する制御回路を有している。 - 特許庁

The HDC has multiple data processing macros including a processor core macro, a ROM emulation macro, a memory macro, and a bus macro.例文帳に追加

ＨＤＣは、プロセッサ・コア・マクロ、ＲＯＭエミュレーション・マクロ、メモリ・マクロ、およびバス・マクロを含む複数のデータ処理マクロを持つ。 - 特許庁

Thereby, the plurality of memory banks 102∼105 can be tested simultaneously by using an existing function of the processor core section 101.例文帳に追加

これにより、プロセッサコア部１０１の既存の機能を使用して複数のメモリバンク１０２〜１０５を同時にテストできる。 - 特許庁

A serial parallel data converter within the memory bank transmits the parallel data from either half to the serial data path core.例文帳に追加

メモリバンク内の直並列データ変換器は、いずれか半分からの並列データを直列データ経路コアに伝送する。 - 特許庁

To facilitate switching of an I/O structure in a semiconductor memory device configured with a plurality of core chips and an interface chip.例文帳に追加

複数のコアチップとインターフェースチップからなる半導体記憶装置において、Ｉ／Ｏ構成の切り替えを容易とする。 - 特許庁

To provide an optical memory which has high flatness of the interface between a core layer and a clad layer and also has excellent reproducibility of recording information.例文帳に追加

コア層とクラッド層との界面の平坦性が高く、記録情報の再現性が良好な光メモリを提供する。 - 特許庁

When the memory core layer with the same configuration is laminated, correspondence is performed to both a non-parity operation and a parity operation.例文帳に追加

同一構成のメモリコア層を積層することで非パリティー動作とパリティー動作の双方への対応が可能となる。 - 特許庁

An IC memory module 33 for storing the paper-related information is embedded into a core material 31 of a roll paper member 30.例文帳に追加

ロール紙部材３０の芯材３１には、用紙関連情報を格納するＩＣメモリモジュール３３が埋設されている。 - 特許庁

The duplex mode read in by means of the CPU core 10 is stored in a memory 11 as the duplex mode of the MAC 12.例文帳に追加

ＣＰＵコア１０によって読み込まれたデュプレックスモードは、ＭＡＣ１２のデュプレックスモードとしてメモリ１１に記憶される。 - 特許庁

When the password coincides with the data string, the password data path to be used for communication between the memory and the processor core is opened.例文帳に追加

パスワードとデータ・ストリングが一致する場合は、メモリとプロセッサ・コアの間の通信に用いられるパスワード・データ経路は開く。 - 特許庁

A core 50 of a microcomputer executes an interrupt instruction taken in from an external program memory 100, on the basis of the address S40.例文帳に追加

マイコンのコア５０は、アドレスＳ４０に基づき、外部プログラムメモリ１００から取り込んだ割込み命令を実行する。 - 特許庁

To obtain a semiconductor integrated circuit capable of coping with the increase of memory space by effectively using an already designed core block.例文帳に追加

既に設計されたコアブロックを有効に利用してメモリ空間の増大に対処できる、半導体集積回路を得る。 - 特許庁

Configuration data is loaded to memory elements to structure so that the programmable core logic executes custom logic functions.例文帳に追加

コンフィギュレーションデータは、プログラマブルコアロジックがカスタムロジック機能を実行するように構成するためにメモリ要素にロードされる。 - 特許庁

The image coder/decoder applies a manufacturing defect test and a performance test such as an access speed test to three memory modules 2-4 of a memory access section 1 integrated in the IC with an image coding core and an image decoding core and excludes any of the memory modules 2-4 that is discriminated to be failed in each test from the selection object as the image work memory.例文帳に追加

画像符号化・復号化装置は、ＩＣ内に画像符号化コア及び画像復号化コアとともに組み込まれたメモリアクセス部１の３個のメモリモジュール２〜４に対して、製造上の欠陥テスト及びアクセス速度等の性能テストを行い、各テストに不合格と判定されたメモリモジュール２〜４を画像用ワークメモリとしての選択対象から外す。 - 特許庁

In an encryption decoding portion 60, an encryption decoding non-core portion 63 executes an encryption decoding non-core program read from medium and stored in a program memory 62, and performs software processing to a non-core part whose invisibility is low among an encryption decoding algorithm.例文帳に追加

暗号復号部６０では、媒体から読み出しプログラムメモリ６２に記憶した暗号復号非コアプログラムを暗号復号非コア部６３が実行して暗号復号アルゴリズムのうち秘匿性の低い非コア部分をソフトウエア処理する。 - 特許庁

To provide a multi-core program creation support device capable of providing support information allowing for efficient examination of the suitability of a memory access sequence, when creating a program for multi-core processors from a program for single-core processors.例文帳に追加

シングルコアプロセッサ用のプログラムからマルチコアプロセッサ用のプログラムを作成するに際してメモリアクセス順序の適否を効率的に検討することのできる支援情報を提供し得るマルチコアプログラム作成支援装置を提供することである。 - 特許庁

A display controller includes: a memory core which holds image data to be displayed; a register set holding structure data which enables display of the image data; and a bus interface which realizes bus communication between the memory core of the display controller and a microprocessor.例文帳に追加

ディスプレイコントローラは、表示される画像データを保持するメモリコアと、画像データの表示を可能にする構成データを保有するレジスタセットとを含むと共に、ディスプレイコントローラのメモリコアとマイクロプロセッサとの間でバスによる通信を可能にするバスインタフェースを含む。 - 特許庁

A holding circuit 32 holds the redundancy decision result to prevent a memory core 34 from malfunctioning to prevent the redundancy decision result accompanying the external access requests RDZ and WRZ from being transmitted to the memory core 34 in the internal access operation.例文帳に追加

保持回路３２は、メモリコア３４の誤動作を防止するために、冗長判定結果を保持し、外部アクセス要求ＲＤＺ、ＷＲＺに伴う冗長判定結果が内部アクセス動作を実行しているメモリコア３４に伝達されることを防止する。 - 特許庁

A nonvolatile semiconductor memory device according to an embodiment includes: a laminate structure ML; a conducting core pillar PBG; a core dielectric film 49; a semiconductor pipe pillar SP; an inner dielectric film 42; a memory layer 48; and an outer dielectric film 43.例文帳に追加

実施形態によれば、積層構造体ＭＬと、導電芯ピラーＰＢＧ、芯絶縁膜４９、半導体パイプピラーＳＰ、内側絶縁膜４２、記憶層４８、外側絶縁膜４３、を備えた不揮発性半導体記憶装置が提供される。 - 特許庁

The memory is provided with; a memory core section comprising a plurality of cell array blocks equipped with a plurality of nonvolatile memory cells, a plurality of word lines, and a plurality of bit lines; and a means to erase data simultaneously in a plurality of memory cells in one cell array block and write data in the plurality of memory cells in the plurality of cell array blocks simultaneously.例文帳に追加

複数の不揮発性のメモリセルと複数のワード線と複数のビット線を備えたセルアレイブロックを複数有するメモリコア部と、１つのセルアレイブロック内の複数のメモリセルについて同時にデータを消去し、複数のセルアレイブロック内の複数のメモリセルに同時にデータを書込む手段とを具備する。 - 特許庁

The semiconductor device 100 is equipped with: an SRAM 200 including a memory cell array 201 and a peripheral circuit 202; and a memory cell voltage generating section 300 in which the memory cell voltage VMM of α times (α>1) of a core power source voltage VDD is generated in accordance with the change of the core power source voltage VDD supplied to the peripheral circuit 202, and the memory cell voltage VMM is supplied to the memory cell array 201.例文帳に追加

本発明の一態様に係る半導体装置１００は、メモリセルアレイ２０１と周辺回路２０２とを有するＳＲＡＭ２００と、周辺回路２０２に供給されるコア電源電圧ＶＤＤの変化に応じて、当該コア電源電圧ＶＤＤのα倍（α＞１）のメモリセル電圧ＶＭＭを生成し、メモリセルアレイ２０１に供給するメモリセル電圧生成部３００とを備える。 - 特許庁

A DRAM 10 is provided with a sleep mode in which control of an internal circuit supplying a power source to a memory core including a memory cell and control of refreshing for a memory core are combined to a power down mode, ad refresh-stop mode (Nap mode), and a partial self-refresh mode (S-Ref mode), these modes are selected in a program mode Pro, PE.例文帳に追加

ＤＲＡＭ１０は、パワーダウンモードにメモリセルを含むメモリコアに電源を供給する内部回路の制御と、メモリコアに対するリフレッシュの制御を組み合わせた「スリープモード」、「リフレッシュ停止モード（Ｎａｐモード）」、「部分セルフリフレッシュモード（Ｓ−Ｒｅｆモード）」を備え、これらモードをプログラムモードＰｒｏ，ＰＥにおいて選択する。 - 特許庁

To provide a memory system having a series data interface for receiving data from at least one memory bank as a series bit stream and supplying data to at least one memory bank as the series bit stream, and a series data path core.例文帳に追加

直列ビットストリームとして少なくとも1つのメモリバンクからデータを受け取り、直列ビットストリームとして少なくとも1つのメモリバンクにデータを供給するための直列データインターフェースおよび直列データ経路コアを有するメモリシステム。 - 特許庁

To exchange an FRU (Field Replaceable Unit) without stopping a computer system even when a failure occurs in a memory unit including a core area on a board.例文帳に追加

ボード上のコア領域を含むメモリユニットが故障した場合でも、コンピュータシステムを停止せずにＦＲＵを交換する。 - 特許庁

When the password does not coincide with the data string, the password data path to be used for communication between the memory and the processor core is closed.例文帳に追加

パスワードとデータ・ストリングとが一致しない場合は、メモリとプロセッサ・コアの間の通信に用いられるパスワード・データ経路は閉じる。 - 特許庁

To provide a nonvolatile memory obtained by tracking the threshold voltage characteristic of reference-side cell transistors to the characteristic of a core-side cell transistor.例文帳に追加

レファレンス側セルトランジスタの閾値電圧特性をコア側セルトランジスタの特性にトラッキングさせた不揮発性メモリを提供する - 特許庁

To provide a method, which initializes an instance and executes a computer program by loading an operation system core program from a high-speed data access memory.例文帳に追加

高速データアクセスメモリよりオペレーションシステムコアプログラムをロードしてコンピュータプログラムをインスタント起動実行する方法の提供。 - 特許庁

A memory device changes a shape of a logic address map of a DRAM core in accordance with a page length specifying signal outputted from a mode register.例文帳に追加

メモリデバイスは、モードレジスタから出力されるページ長指定信号に応じて、ＤＲＡＭコアの論理アドレスマップ形状を変更する。 - 特許庁

A workstation and a set of operative functions of the document processing device are interfaced via a core device driver resident in a memory of the workstation.例文帳に追加

ワークステーションとドキュメント処理装置の操作機能セットが、ワークステーションのメモリにあるコア・デバイス・ドライバを介して接続される。 - 特許庁

A multiprocessor system including three or more processors reads a previous startup core No. from a shared memory during startup (S1).例文帳に追加

３個以上のプロセッサを有するマルチプロセッサシステムであって、起動時に共有メモリから前回起動コアＮｏ．を読み込む（Ｓ１）。 - 特許庁

A status code indicating whether a processor core for holding an object address in an L1 cache memory exists or not is given to an L2 cache tag 22.例文帳に追加

対象アドレスをＬ１キャッシュメモリに保持するプロセッサコアが存在するか否かを示すステータスコードをＬ２キャッシュタグ２２に付す。 - 特許庁

To reduce peak current during a refresh operation in a semiconductor memory device that includes a plurality of core chips and interface chips.例文帳に追加

複数のコアチップとインターフェースチップからなる半導体記憶装置においてリフレッシュ動作時におけるピーク電流を低減する。 - 特許庁

The memory core layer of the next stage is sequentially activated autonomously by proper timing to disperse a peak current during the simultaneous operation.例文帳に追加

次段のメモリコア層は最適なタイミングで自律的逐次活性化されることで、同時動作時のピーク電流を分散できる。 - 特許庁

To provide a semiconductor memory device comprising a plurality of core chips and an interface chip, which allows reduction in the minimum issue interval for the refresh command.例文帳に追加

複数のコアチップとインターフェースチップからなる半導体記憶装置においてリフレッシュコマンドの最短発行間隔を短縮する。 - 特許庁

This integrated processor 10 comprises a CPU core 14, a memory controller 16 and various peripheral devices to be almighty and high-powered.例文帳に追加

集積プロセッサ１０はＣＰＵコア１４、メモリコントローラ１６および種々の周辺装置を含んで万能かつ高性能となる。 - 特許庁

A discriminator 30 and a switching selector 40 select a memory core being an object of access control, based on data of the flag cells FC.例文帳に追加

判定器３０及び切替えセレクタ４０は、フラグセルＦＣのデータに基づいて、アクセス制御の対象となるメモリコアを選択する。 - 特許庁

The DMA controller performs a roll of signal group transfer both between a memory unit and the core processing unit and inside the digital signal processor.例文帳に追加

ＤＭＡコントローラは、メモリ・ユニットおよびコア処理ユニット間、およびディジタル信号プロセッサ内部の信号群転送も担当する。 - 特許庁