「data design layout」に関連した英語例文の一覧と使い方(2ページ目) - Weblio英語例文検索

To provide an LSI design system capable of reducing a time for verification of layout data and a time for EB data conversion processing.例文帳に追加

レイアウトデータの検証に要する時間、及びＥＢデータ変換処理に要する時間を短縮することができるＬＳＩ設計システムを提供すること - 特許庁

To automatically predict the design constraint of analog cell layout from circuit diagram data without depending on the skill of a designer.例文帳に追加

アナログセルレイアウトの設計制約を設計者の熟練度に依らずに回路図データから自動予測することができるようにすること。 - 特許庁

To provide a medical information system which guarantees data authenticity, can display a layout where different data items for a data control method are mixed, when contents are updated and can support an optional layout design.例文帳に追加

データの真正性を保証するとともに、内容更新時におけるデータ制御方法の異なるデータ項目が混在するレイアウト表示を可能にし、任意のレイアウト設計を補助することが可能な医療情報システムを提供する。 - 特許庁

To increase the degree of integration by performing layout compaction with an optical proximity effect taken into consideration, even for layout patterns of irregular arrangements included in circuit design data.例文帳に追加

回路設計データに含まれる不規則な配置のレイアウトパターンに対しても光近接効果を考慮したレイアウトコンパクションを行って半導体集積回路装置の集積度の向上を行う。 - 特許庁

To provide a design method for a semiconductor device for correctly creating circuit data by using parasitic capacity and parasitic resistance extracted from layout data designed in each section without designing a whole layout.例文帳に追加

レイアウト全体を設計することなく、各部分で設計したレイアウトデータから抽出した寄生容量及び寄生抵抗を用いた回路データを正しく作成する半導体装置の設計方法を提供する。 - 特許庁

A design support apparatus acquires thermal analysis results, having an area 1 having a predetermined temperature or higher in layout data 100 on a circuit being designed and analysis results of paths in the layout data 100.例文帳に追加

設計支援装置は、設計対象回路のレイアウトデータ１００内で所定温度以上となる領域１を有する熱解析結果と、当該レイアウトデータ１００内のパスに関する解析結果とを取得する。 - 特許庁

To perform verification of reflecting wiring RC information on circuit simulation from the early stage of layout design by easily coupling a circuit net list generated from circuit data and a wiring RC net list extracted from layout data.例文帳に追加

回路データから生成する回路ネットリストとレイアウトデータから抽出する配線ＲＣネットリストとを容易に結合し、レイアウト設計の早期段階から配線ＲＣ情報を回路シミュレーションを反映させる検証をする。 - 特許庁

To enhance the efficiency of a matching processing between a defect image obtained by a defect review device or the like and a layout image based upon design data.例文帳に追加

欠陥レビュー装置などで取得された欠陥画像と設計データに基づくレイアウト画像とのマッチング処理の効率向上を図る。 - 特許庁

To provide a design method for a dummy pattern applicable to an IC, where no automatic layout/wiring is used and a wiring data which is manually corrected.例文帳に追加

自動配置配線を用いないＩＣや手修正を行った配線データに適用できるダミーパターンの設計方法を提供する。 - 特許庁

From LSI layout design data 601, resistance, capacitance and inductance of power source wiring are extracted and a power source LRC model 606 is created.例文帳に追加

ＬＳＩレイアウト設計データ６０１から電源配線の抵抗、容量、インダクタンスを抽出し電源ＬＲＣモデル６０６を作成する。 - 特許庁

A defective portion of a wafer process on a design layout can be extracted by specifying design restriction conditions according to the number of vertexes in a polygonal figure included in a given region of the design layout pattern, as well as the photomask data of the pattern is corrected.例文帳に追加

設計レイアウトパタンの任意の領域内に含まれるポリゴン図形の頂点数に応じた設計制約条件を規定し、該当パタンを抽出することで、設計レイアウト上のウェハプロセスの不具合箇所抽出を可能にするとともに、該当パタンのフォトマスクデータ補正を実施する。 - 特許庁

Therefore, the pitch of layout of sense amplifier drivers NSAD and PSAD and the local data transfer gate LDQG can be relaxed, and a design rule can be relaxed.例文帳に追加

このため、センスアンプドライバＮＳＡＤ、ＰＳＡＤやローカルデータ転送ゲートＬＤＱＧのレイアウトのピッチを緩和でき、デザインルールを緩和できる。 - 特許庁

To synchronously display a plurality of GUI screens having a different operation method, layout, and design while maintaining the consistency of display data.例文帳に追加

異なる操作方法、レイアウト、デザインを有する複数のＧＵＩ画面を、表示データの整合性を維持しつつ、同期して表示できるようにする。 - 特許庁

To provide a layout verification device for semiconductor integrated circuit, to verify a layout while applying a design standard different by direction, with respect to an element pattern and area formed on each layer or between layers, in verifying layout data.例文帳に追加

レイアウトデータの検証処理において、レイヤ毎及びレイヤ間で形成される素子の図形と領域について方向毎に異なる設計基準を適用してレイアウト検証処理を可能にする半導体集積回路のレイアウト検証装置を提供する。 - 特許庁

In the design method of the semiconductor integrated circuit, design data for layout design of the integrated circuit are held, information of the switching probability of wiring constituting the integrated circuit is held, and the arrangement of the wiring is determined on the basis of the design data and the switching probability.例文帳に追加

半導体集積回路の設計方法であって、前記集積回路のレイアウト設計用の設計データを保持し、前記集積回路を構成する配線のスイッチング確率の情報を保持し、前記配線の配置を、前記設計データと前記スイッチング確率とに基づいて決定することを特徴とする設計方法。 - 特許庁

To provide a design data processing method and a recording medium, with which layout can be easily and surely performed, concerning the design data processing method and the recording medium for designing a large scale integrated circuit(LSI) in the unit of macro for each hierarchy.例文帳に追加

ＬＳＩ（Large Scale Integrated Circuit）を階層毎に、マクロ単位で設計するときの設計データ処理方法及び記録媒体に関し、レイアウトを容易かつ確実に行える設計データ処理方法及び記録媒体を提供することを目的とする。 - 特許庁

To provide a layout system achieving natural and stable arrangement in design based on the contents and information of raw material data, even if a user does not have advanced knowledge in design.例文帳に追加

ユーザがデザイン上の高度な知識を持たなくても、素材データの内容、情報に基づいて、デザイン上、自然かつ安定感のある配置をすることできるレイアウトシステムを提供することを目的とする。 - 特許庁

To provide the simulation method and system of a semiconductor integrated circuit capable of precisely executing the back annotation of parasitic RC components extracted from layout design data when a degenerate state exists between a net list posterior to logical design and a net list posterior to layout design.例文帳に追加

論理設計後のネットリストとレイアウト設計後のネットリスト間に縮退状態が存在していた場合に、レイアウト設計データより抽出した寄生ＲＣ成分のバックアノテーションを精度良く行い得る半導体集積回路のシミュレーション方法及び半導体集積回路のシミュレーションシステムを提供する点にある。 - 特許庁

This design method for a semiconductor integrated circuit includes steps of: (A) creating a delay library for statistical STA; (B) creating layout data; and (C) calculating the delay value of an object cell.例文帳に追加

（Ａ）統計ＳＴＡ用の遅延ライブラリを作成するステップと、（Ｂ）レイアウトデータを作成するステップと、（Ｃ）対象セルの遅延値を算出するステップとを有する。 - 特許庁

A net list extraction part 111 recognizes elements such as a transistor and a resistor from layout design data 11 as a net list and extracts a temporary net list.例文帳に追加

ネットリスト抽出部１１１は、レイアウト設計データ１１から、トランジスタ、抵抗等の素子をネットリストとして認識、仮ネットリストの抽出を行う。 - 特許庁

METHOD FOR MANUFACTURING SEMICONDUCTOR INTEGRATED CIRCUIT, METHOD FOR MANUFACTURING MASK, SEMICONDUCTOR MASK DATA PRODUCING DEVICE, METHOD FOR CORRECTING MASK PATTERN, AND METHOD FOR CORRECTING DESIGN LAYOUT例文帳に追加

半導体集積回路の製造方法、マスクの製造方法、半導体マスクデータ製造装置、マスクパターンの修正方法、及び設計レイアウトの修正方法 - 特許庁

Layout/wiring processing and timing analytic processing are performed based on flat physical design data (step S1), and a path where a timing error has occurred is extracted (step S2).例文帳に追加

フラットの物理設計データに基づいて、配置・配線処理とタイミング解析処理を行い（ステップＳ１）、タイミングエラーが発生したパスを抽出する（ステップＳ２）。 - 特許庁

A net list generation part 112 applies degeneracy and filter processing to the temporary net list to generate a net list of elements corresponding to the layout design data 11.例文帳に追加

また、ネットリスト生成部１１２は、仮ネットリストに縮退、フィルタ処理を行い、レイアウト設計データ１１に対応する素子のネットリストを生成する。 - 特許庁

A layer definition part 26 defines different layer numbers to an oblique wiring pattern and a via cell pattern included in layout data of a semiconductor integrated circuit design, respectively.例文帳に追加

レイヤ定義部２６は、半導体集積回路設計のレイアウトデータに含まれる斜め配線図形とビアセル図形に対し各々異なったレイヤ番号を定義する。 - 特許庁

The developed model is applied to the optical simulation, using the layout design pattern data of a semiconductor integrated circuit to form a light intensity pattern (S21, S22, S23).例文帳に追加

半導体集積回路のレイアウト設計パターンデータを用いる光学シミュレーションに前記モデルを適用して光強度パターンを形成する（Ｓ２１，Ｓ２２，Ｓ２３）。 - 特許庁

To provide a method for designing transistor size capable of remarkably reducing a design period unnecessary in simulation of circuit data in cell library cell design in the method for designing the transistor size in layout design of each cell of a cell library for semiconductor integrated circuit design.例文帳に追加

半導体集積回路設計用セルライブラリの各セルのレイアウト設計におけるトランジスタサイズ設計方法において、セルライブラリ用セル設計時に回路データでのシミュレーションが不要な、設計期間を大幅に短縮することができるトランジスタサイズ設計方法を提供する。 - 特許庁

To provide an indoor wiring design system, a central unit, an indoor wiring design method and a computer program for efficiently performing indoor wiring by using a wiring unit, and for efficiently performing data exchange between a layout design undertaker and a wiring design undertaker.例文帳に追加

配線ユニットを用いて効率よく屋内配線を行うことができ、間取り設計業者及び配線設計業者間のデータ交換を効率よく行うことができる屋内配線設計システム、中央装置、屋内配線設計方法及びコンピュータプログラムを提供する。 - 特許庁

Correction portion data are created (S4, S6) to specify a correction portion in a layout pattern where a figure is to be modified to correct an optical proximity effect based on design pattern data.例文帳に追加

設計パターンデータに基づいて、レイアウトパターンのうち光近接効果を補正するために形状を変えるべき補正部分を特定する補正部分データを生成する（Ｓ４及びＳ６）。 - 特許庁

The verifying part 302 verifies whether the layout data 200 violates a design rule 310 on the basis of the representative form data 202 acquired by the acquiring part 301.例文帳に追加

また、検証部３０２は、取得部３０１によって取得された代表形式データ２０２に基づいて、レイアウトデータ２００が設計ルール３１０に違反しているか否かを検証する。 - 特許庁

The verification part 302 verifies whether the layout data 200 violates to a design rule 310 or not, based on the representation form data 202 acquired by the acquiring part 301.例文帳に追加

また、検証部３０２は、取得部３０１によって取得された代表形式データ２０２に基づいて、レイアウトデータ２００が設計ルール３１０に違反しているか否かを検証する。 - 特許庁

When data processing is speeded up with raster data and layout information on components which are constituents repeatedly described on design data for semiconductor devices, the constituents, which are repeatedly described in a hierarchy of the design data and satisfies prescribed extraction conditions, are automatically extracted, as the components, from the design data to solve the problem.例文帳に追加

半導体デバイスなどの設計データ上で繰り返し記述されている構成要素を部品として、部品のラスターデータおよびレイアウト情報を持つことでデータ処理を高速化するに際し、設計データの１つの階層で繰り返し記述され、かつ、所定の抽出条件を満たす構成要素を設計データから部品として自動抽出することにより、前記課題を解決する。 - 特許庁

Along with the above steps, width-corrected pattern data as the data after correcting the optical proximity effect relating to width are created (S8, S10) by sliding the outline of the layout pattern shown by the design pattern data.例文帳に追加

これと並行して、設計パターンデータが示すレイアウトパターンの外郭線を平行にスライドさせることにより、幅に関する光近接効果を補正した後のデータである幅補正後パターンデータを生成する（Ｓ８及びＳ１０）。 - 特許庁

The apparatus for checking the drawing of the exposure pattern obtained from exposure pattern data formed by data conversion of the layout design data of a semiconductor device has a hierarchical structure information extraction section 102, an exposure pattern data hierarchy section 106 and an exposure pattern data display section 109.例文帳に追加

半導体装置のレイアウト設計データをデータ変換してなる露光パターンデータから得られる露光パターンの検図装置であり、階層構造情報抽出部１０２、露光パターンデータ階層化部１０６及び露光パターンデータ表示部１０９を備えている。 - 特許庁

In a layout design for an integrated circuit, a layout result following data flow can be obtained without giving timing restrictions by finding flow of a real data system signal and a control system signal and deciding cell arrangement according to the signal path.例文帳に追加

集積回路のレイアウト設計において、実データ系信号および制御系信号の流れを見い出して、その信号経路に従ってセルの配置を決定することにより、タイミングの制約を与えることなく、データの流れに従ったレイアウト結果が得られる。 - 特許庁

The layout verification apparatus includes: a voltage potential recognition processing section that recognizes the voltage potential of a conductive layer based on graphic data of a layout; and a reference verification section of voltage potential dependence design that verifies the layout of the semiconductor apparatus based on the recognized potential of the conductive layer.例文帳に追加

本発明の一態様は、レイアウトの図形データに基づいて、導電層の電位を認識する電位認識処理部と、認識された前記導電層の電位に基づいて、前記半導体装置のレイアウトを検証する電位依存設計基準検証部とを備えたレイアウト検証装置である。 - 特許庁

The resistance value parasitic on the wiring is reduced by expanding the wiring width in the layout to a designated wiring width within the range of a layout criterion by giving information on the maximum wiring width, and processing priority to the wiring in the design drawing of the circuit or the wiring pattern in layout data.例文帳に追加

回路設計図中の配線又はレイアウトデータ中の配線図形に対して最大配線幅及び処理優先度の情報を与えることでレイアウトルール違反を生じない範囲内でレイアウト中の配線幅を指定配線幅まで拡大し、配線に寄生する抵抗値を低減する。 - 特許庁

Thus, it is possible to perform, after performing layout design related to the press formed particle, die structure design using data related to the press formed article, and hence it is possible to efficiently perform the design of a press die by making it possible for the same designer to perform the operation.例文帳に追加

これによりプレス成型品に関するレイアウト設定をした後にこのプレス成型品に関するデータを用いて型構造設計を行うことができるので、同一の設計者による作業が可能であり効率的にプレス金型の設計を行うことができる。 - 特許庁

To provide a data output circuit and a control method of a semiconductor memory apparatus, of which the data output period is made to be reduced by reducing a layout area to simplify a circuit design.例文帳に追加

レイアウト面積を減少させて回路設計を簡素化し、かつデータ出力時間を減少させられるようにした半導体記憶装置のデータ出力回路および制御方法を提供する。 - 特許庁

A design support apparatus detects an arrangement position of a terminal of a cell as an arrangement position of a first terminal from layout data of the cells used in a macro arranged in a plurality of orientations.例文帳に追加

設計支援装置は、複数の向きで配置されるマクロ内で用いられるセルのレイアウトデータから、セルの端子の配置位置を第１の端子の配置位置として検出する。 - 特許庁

A CAD conversion unit 150 converts the layout design data into a two-dimensional CAD drawing or a three-dimensional CAD model, and causes the interface unit 110 to display the two-dimensional CAD drawing or three-dimensional CAD model on a screen.例文帳に追加

ＣＡＤ変換部１５０は、レイアウト設計データを２次元ＣＡＤ図面または３次元ＣＡＤモデルに変換してインタフェース部１１０に画面表示させる。 - 特許庁

A visually-inspected parts specifying drawing preparing section 12 for each testing machine prepares the layout drawing of the printed circuit board based on circuit design data 1B and a parts information database 4.例文帳に追加

試験機別目視検査部品指定図作成部１２において、回路設計データ１Ｂと部品情報データベース４に基づいてプリント回路板のレイアウト図が作成される。 - 特許庁

In regard to device layout data recognized from a real circuit layout 25, the design support device divides into grids each aimed pattern edge in a predetermined area including the device, and decides the validity or invalidity of the edge included in each grid.例文帳に追加

設計支援装置は、実回路レイアウト２５から認識したデバイスのレイアウトデータについて、そのデバイスを含む所定領域内の着目パターンのエッジを格子分割し、各格子に含まれるエッジの有効無効を判定する。 - 特許庁

This semiconductor integrated circuit design method has: an input step for inputting layout data including one piece of wiring; and an output step for outputting a minimum value and a maximum value of the capacitance value and the resistance value of the one piece of wiring as a predicted value of variation statistics on the basis of the layout data.例文帳に追加

一の配線を含むレイアウトデータを入力する入力ステップと、レイアウトデータを基に一の配線の容量値及び抵抗値の最小値及び最大値をばらつき統計の予測値として出力する出力ステップとを有する半導体集積回路設計方法が提供される。 - 特許庁

In a design support device 400, an extraction part 401 extracts a combination of adjacent macros from layout data, and a specification part 402 specifies a region between the macros configuring the extracted combination from ROW regions included in the layout data.例文帳に追加

設計支援装置４００は、レイアウトデータの中から抽出部４０１により隣接しあうマクロの組み合わせを抽出し、レイアウトデータに含まれているＲＯＷ領域の中から、抽出された組み合わせを構成するマクロ間の領域を特定部４０２により特定する。 - 特許庁

An automatic layout circuit design supporter 10 of the semiconductor integrated circuit uses library data 212 to which layout coordinates data 221 of a diffusion layer inside cells is added, calculates a distance between the diffusion layers with respect to the adjacently arranged cells, and decides an arrangement position of the cell concerned based on the distance.例文帳に追加

本発明による半導体集積回路の自動レイアウト回路設計支援装置１０は、セル内の拡散層のレイアウト座標データ２２１を付加したライブラリデータ２１２を用い、隣接配置するセルとの拡散層間の距離を計算し、その距離に基づいて当該セルの配置位置を決定する。 - 特許庁