「data input logic」に関連した英語例文の一覧と使い方(2ページ目) - Weblio英語例文検索

This circuit is added with an exclusive OR circuit EXOR1 input with an output data (observation point A) of a combination logic circuit LGB1, and an output data (observation point B) of a combination logic circuit LGB2, and a scan flip-flop circuit SFF4 input with an output data from the exclusive OR circuit EXOR1 in a data input terminal DIN, in addition to a conventional circuit.例文帳に追加

組み合わせ論理回路ＬＧＢ１の出力データ（観測ポイントＡ）及び組み合わせ論理回路ＬＧＢ２の出力データ（観測ポイントＢ）が入力された排他的論理和回路ＥＸＯＲ１と、その排他的論理和回路ＥＸＯＲ１の出力データがデータ入力端子ＤＩＮに入力されたスキャンフリップフロップ回路ＳＦＦ４を従来の回路に追加した。 - 特許庁

The system voltage is set to a level equal to a high level logic stage of a data signal from a data transmission bus and received by the input/output buffer.例文帳に追加

システム電圧は、入出力バッファによって受信されるデータ伝送バスからのデータ信号の高電圧論理状態と等しい信号強度に設定される。 - 特許庁

A function part 106 acquires the input data and other necessary data from the synchronous screen 105, executes business logic, and reflects the execution result to the synchronous screen 105.例文帳に追加

機能部１０６は同期画面１０５から入力データ及びその他必要なデータを取得し、ビジネスロジックを実行し、その実行結果を同期画面１０５に反映させる。 - 特許庁

To provide a CDR (clock and data recovery) circuit for obtaining a clock of a stabled frequency as a clock for input data logic determination and reducing power consumption.例文帳に追加

入力データ論理判定用クロックとして、周波数の安定したクロックを得ることができ、しかも、消費電力を低減することができるＣＤＲ回路を提供する。 - 特許庁

A first variable logic delay means 14 operates on a stabilized power source, delays the output of the data holding means 13 with a delay time which is variably set, and restores it to the input of the data holding means 13 with its logic inverted.例文帳に追加

第１の可変論理遅延手段１４は、安定化電源で動作し、データ保持手段１３の出力を、可変に設定される遅延時間で遅延し、かつ、論理を反転させて、データ保持手段１３の入力に戻す。 - 特許庁

A registration data conversion section 4 converts data from a registration data input port 2 on the basis of designation of a VP/VC connection from a VP/VC connection designation port 3 and registers the converted data to a conversion table 5 together with a logic number.例文帳に追加

登録データ変換部４は、ＶＰ／ＶＣコネクション指定ポート３からのＶＰ／ＶＣコネクションの指定に基づき、登録データ入力ポート２からのデータを変換し論理番号と共に変換テーブル５に登録する。 - 特許庁

A logic operation model A102 recognizes a test data storing 101 of a byte format, prepared on the basis of test items by a parameter 103 defining an input output file name, fetches the test data string 101 in a data transmission part 104, converts the fetched test data string into waveform data and gives the wave form to object logic 105 to be verified as a signal value.例文帳に追加

論理動作モデルＡ１０２は、試験項目に基づいて作成したバイト形式のテストデータ列１０１を、入出力ファイル名称を定義したパラメータ１０３により認識してデータ送信部１０４に取り込み、取り込んだテストデータ列を波形データに変換し、被検証対象論理１０５に信号値として与える。 - 特許庁

A data converter 10, for digitizing an analog input signal and providing digital output data at one or more conversion cycles, includes a logic circuit 28 for generating a data conversion diagnostic bit having first and second logic states.例文帳に追加

アナログ入力信号をデジタル化し且つ１個又はそれ以上の変換サイクルにおいてデジタル出力データを供給するデータ変換器１０は、第一及び第二論理状態を持っているデータ変換診断ビットを発生するための論理回路２８を包含している。 - 特許庁

The second secret computation device generates, from the other fragment s of the two fragments obtained by bisecting the first input value mA and a logic circuit function f and the data W, data T concealing the logic circuit function f embedded with the fragment s and capable of obtaining an operation result f(mA) with the data Wb as input, and transmits the data T to the first secret computation device.例文帳に追加

第２の秘密計算装置は、第１の入力値ｍＡが分割された他方の断片ｓ、論理回路関数ｆ、およびデータＷから、データＷｂを入力として演算結果ｆ（ｍＡ）を求めることができる、断片ｓを埋め込んだ論理回路関数ｆを秘匿化したデータＴを生成し、第１の秘密計算装置に送信する。 - 特許庁

In the logic circuit part 40 of an image processing processor, input image data is converted to low resolution by a low resolution conversion processing part 41.例文帳に追加

画像処理プロセッサのロジック回路部４０において、入力される画像データは、低解像度変換処理部４１によって低解像度化される。 - 特許庁

A receiver apparatus 100 to be utilized for the method for detecting the logic state represented by the input signal is provided with a data receiving unit 130.例文帳に追加

入力信号により表示される論理状態の検出方法に利用される受信装置１００は、データ受信ユニット１３０を含む。 - 特許庁

The device 1 for creating logic circuit verification data comprises a verification data retrieval part 41 for retrieving and extracting, based on input and output timing designation data 23 designating an input and output timing of the logic circuit, data of verification points from input verification point data 25; and a verification data alignment part 42 for aligning and outputting the data of verification points extracted by the retrieval part 41 while adding information of timing.例文帳に追加

論理回路検証データ生成装置１は、論理回路の入出力のタイミングが指定された入出力タイミング指定データ２３に基づいて、入力された検証ポイントデータ２５から検証ポイントのデータを検索して抽出する検証データ検索部４１と、入出力タイミング指定データ２３に基づいて、検証データ検索部４１により抽出された検証ポイントのデータにタイミングの情報を付加して整列して出力する検証データ整列部４２とを有する。 - 特許庁

The tool is provided with an input-output setting means which performs the setting of data transfer between the sheets of a control logic program constructed while being divided into plural pictures (sheet) by setting a sheet number and a terminal number offered by the control logic diagram of the real machine to the input terminal and the output terminal of the control logic program.例文帳に追加

また、複数の画面（シート）に分けて構成された制御ロジック・プログラムのシート間に於けるデータの受け渡しの設定を、制御ロジック・プログラムの入力端子、及び出力端子に、実機の制御ロジック図で提供されるシート番号と端子番号を設定することで行う入出力設定手段を設ける。 - 特許庁

The two-wire/two-phase system logic circuit inverts a logic value input to an input connector with constant times through a predetermined logic function and delivers valid data to an output connector.例文帳に追加

２線２相式論理回路は、全ての入力コネクタに無効データであるクリア（１，１）が入力される休止相から、全ての入力コネクタに有効データが入力される稼動相に遷移するときのみ、入力コネクタに入力された論理値を、所定の論理関数により一定回数だけ反転させて、出力コネクタに有効データを確定する。 - 特許庁

The method of verifying asynchronous circuit defines the metastable state of output data according to whether or not the input data of a logic circuit is different from a value held by the logic circuit when the clock signal of the logic circuit is active, generates a prescribed value accompanying the metastable state and outputs the prescribed value from the logic circuit only for a fixed period in the case of verifying the operation of an asynchronous logic circuit.例文帳に追加

本発明に係る非同期回路の検証方法は、非同期の論理回路の動作を検証する場合に、論理回路のクロック信号がアクティブな状態のときに、論理回路の入力データがその論理回路に保持された値と異なるか否かによって、出力データのメタステーブル状態を定義し、このメタステーブル状態に伴う所定の値を発生して論理回路から一定期間だけ出力させるものである。 - 特許庁

To provide an interdevice coupling device capable of outputting the output data of an arithmetic and logic unit as the input data of the arithmetic and logic unit after optional delay without causing the increase of power consumption by simple constitution.例文帳に追加

簡単な構成で、しかも消費電力の増大を招くことなく、算術論理演算器の出力データを任意の遅延の後に、算術論理演算器の入力データとして出力することができる装置間結合装置を提供する。 - 特許庁

As to a threshold element circuit network used for a variable logic section of a reconfigurable device, multi-level data is used as configuration data constituting the function capability of the logic function, and simultaneously, the number of threshold elements in the threshold element circuit network is reduced by using multi-level data for input variables.例文帳に追加

再構成可能デバイスの可変論理部に適用されるしきい素子回路網について、論理関数機能を構成する構成データとして、多値データを用いると同時に、入力変数にも、多値データを用いることによって、しきい素子回路網におけるしきい素子数を低減するものである。 - 特許庁

To perform image conversion correctly based on extra information even for input image data including any logic operation while raising the processing rate.例文帳に追加

如何なる論理演算を含む入力画像データに対しても、付加情報を基に正しい画像変換が行え、また処理速度を高めることを実現可能にする。 - 特許庁

To easily obtain an appropriate number of interfaces for input/output of the test data at low costs when constructing a system for verifying a logic circuit.例文帳に追加

論理回路を検証するシステムを構築するに際し、テスト用データの入出力インタフェース数の適正化を簡易かつ低コストで実現できるようにする。 - 特許庁

The circuit constitution independent of the number of bits of the control data is obtained by giving a variable source 2 whose output is changed according to the control data of a logic part 1 to the operational amplifier 3 as a non-inverted input.例文帳に追加

ロジック部１の制御データに従って出力が変化する可変電源２をオペアンプ３の非反転入力とすることで、制御データのビット数によらない回路構成となる。 - 特許庁

A hypervisor assigns an I/O bus direct memory access(DMA) address range to each of input/output adapters and prevents data from being transmitted between the input/output adapter inside one logic domain and a memory location assigned to the other logic domain during DMA operation.例文帳に追加

ハイパバイザが、入出力アダプタの各々にＩ／ＯバスＤＭＡアドレス範囲を割当て、直接メモリ・アクセス（ＤＭＡ）操作の間に、１論理区画内の入出力アダプタと、他の論理区画に割当てられたメモリ・ロケーションとの間のデータの伝送を防止する。 - 特許庁

The 1st logic circuit 21 is composed of a DFF 211 which latches the input data with an inverted comparison clock and inputs and outputs them and an AND circuit 212 which performs AND operation between the input data and the inversion output of the DFF 211.例文帳に追加

第１の論理回路２１は、反転比較クロックで入力データをラッチして反転出力するＤＦＦ２１１と、入力データとＤＦＦ２１１の反転出力との論理積演算を行うアンド回路２１２とからなる。 - 特許庁

A signal from a scan route 4 latched by a latch 10 is provided to an input terminal SI for scan data of scan FF2, provided to a front stage of an input terminal I of a logic block 1.例文帳に追加

論理ブロック１の入力端子Ｉの前段に設けられたスキャンＦＦ２のスキャンデータ用の入力端子ＳＩに、スキャン経路４からきた信号をラッチ１０でラッチして与えるように構成する。 - 特許庁

Expected values of the data output at an optional output cycle are input into the respective logic comparators, with one cycle delayed in every of the output cycles, and the each expected value is determined as to the consistency with the output data by the each logic comparator.例文帳に追加

それぞれの論理比較器に対し、任意の出力サイクルで出力されるデータの期待値をそれぞれ１出力サイクル毎に遅らせて入力させ、それぞれの論理比較器で出力データと、それぞれの期待値とが一致しているかを判定する。 - 特許庁

A nonvolatile semiconductor memory is an EEPROM provided with a memory cell having electric charges accumulating section which can store ternary data and a data circuit storing temporarily write data, the data circuit is constituted of three NOR logic circuits having two input terminals.例文帳に追加

３値データ記憶可能な電荷蓄積部を有するメモリセルと、書き込みデータを一時的に記憶するデータ回路を備えたＥＥＰＲＯＭであって、データ回路は２個の入力端子を有する３個のＮＯＲ論理回路から構成される。 - 特許庁

The first secret calculation device receives input of one fragment B of the two fragments obtained by dividing the input value m and generates, from the logic circuit f(x) and the fragment B, data T which is capable of, by inputting the other fragment A, obtaining the operation result f(m) and in which the logic circuit f(x) is concealed.例文帳に追加

第１の秘密計算装置は、入力値ｍが２つに分割された一方の断片Ｂを入力とし、論理回路ｆ（ｘ）と断片Ｂとから、他方の断片Ａを入力として演算結果ｆ（ｍ）を求めることのできる、論理回路ｆ（ｘ）が秘匿化されたデータＴを生成する。 - 特許庁

Selector circuits 1 to 3 are provided to the pre-stage of the buffer, and each inverter can select a signal input to the buffer on the basis of selector logic, inverts a data signal, and the pre-emphasis amount and the number of pre-emphasis taps are adjusted by the select signal of the selector logic.例文帳に追加

バッファの前段にセクレタ回路1〜3を有し、インバータは、セレクタ論理によりバッファに入力する信号を選択可能で、データ信号を反転し、セレクタ論理のセレクト信号により、プリエンファシス量とプリエンファシスタップ数を調整する。 - 特許庁

To reduce the load on a CPU when supplying operation data from a memory to a register file implementing input/output to/from arithmetic logic units of the CPU or storing operation results in the arithmetic logic units of the CPU from the register file to the memory.例文帳に追加

ＣＰＵの演算器の入出力であるレジスタファイルへのメモリからの演算データの供給、もしくはＣＰＵの演算器の演算結果をレジスタファイルからのメモリに格納するに際して、ＣＰＵの負荷を軽減すること。 - 特許庁

The processor element 101 includes a logic cell 300 the function of which can be changed on the basis of first setting information and applying prescribed logic arithmetic operation processing to an input signal to produce data and a cross connect switch 301 for carrying out arrangement, copying and inversion processing of the data from the logic arithmetic means on the basis of second setting information to generate data.例文帳に追加

プロセッサエレメント１０１は、第１の設定情報に基づいて機能の変更が可能であって入力信号に所定の論理演算処理を行ってデータを生成するロジックセル３００と、第２の設定情報に基づいて前記論理演算手段からの前記データの整列と複製と反転処理を行ってデータを生成するクロスコネクトスイッチ３０１と、有している。 - 特許庁

The memory data are stored in the data holding register 34 to prevent the error signal from being input from the missing detection circuit part 35, so that the control logic circuit part 31 returns to a sleep state.例文帳に追加

そして、メモリデータがデータ保持レジスタ３４に記憶されたことにより、消失検知回路部３５からエラー信号が入力されなくなると、制御ロジック回路部３１はスリープ状態に戻る。 - 特許庁

The CPU 10 has a data output unit 11 for outputting data DATA to the lines DB1 to DBn, and a data comparator 12 for comparing the data DATA with data DATA obtained by inverting a logic input from the memory 30 through the lines DB1 to DBn to output a decision signal ϕJDG based on its compared result.例文帳に追加

ＣＰＵ１０は、バス線ＤＢ１〜ＤＢｎにデータＤＡＴＡを出力するデータ出力部１１と、該データＤＡＴＡとメモリ３０からバス線ＤＢ１〜ＤＢｎを介して入力される論理を反転したデータＤＡＴＡとを比較し、その比較結果に基づく判定信号φＪＤＧを出力するデータ比較部１２とが備えられる。 - 特許庁

If there is a bit different in logic (a meaning of "1" or "0") between the input data of the input port 1 and the buffer contents of the input port 1 formed in the RAM, the arithmetic result of the exclusive OR of 8 bits is not 00(H).例文帳に追加

入力ポート１の入力データとＲＡＭに形成されている入力ポート１バッファの内容との間で、論理（「１」または「０」の意味）が異なっているビットがあれば、８ビットの排他的論理和の演算結果は００（Ｈ）にはならない。 - 特許庁

If there is a bit with different logic (the meaning of "1" or "0") between the input data in the input port 1 and the content in the buffer of the input port 1 formed in the RAM, the result of operation of the exclusive OR of 8 bits is not 00(H).例文帳に追加

入力ポート１の入力データとＲＡＭに形成されている入力ポート１バッファの内容との間で、論理（「１」または「０」の意味）が異なっているビットがあれば、８ビットの排他的論理和の演算結果は００（Ｈ）にはならない。 - 特許庁

The circuit 431 includes a timer circuit 434 which suppresses the input of fetch data to the circuit 430 for a fixed period and a logic gate 433.例文帳に追加

この受信同期引き込み制御回路431は、疑似ランダムパターン検出回路430への取り込みデータの入力を一定時間抑止するタイマ回路434と論理ゲート433とを含んでいる。 - 特許庁

At the time of verifying a high speed operation logic circuit, a high speed test pattern is inputted as the input data 6 for setting register directly from a bypass signal 5 to the selector section 2.例文帳に追加

一方、高速動作論理回路検証時には、レジスタ設定用入力データ（６）としての高速テストパターンをバイパス信号（５）からセレクタ部（２）へ直接に入力する。 - 特許庁

To dispense with saving and resetting of register data at system waiting and recovery of a semiconductor integrated circuit with an input/output pad cell part and an internal logic part separated on a power supply basis.例文帳に追加

入出力パッドセル部と内部ロジック部が電源分離された半導体集積回路のシステム待機、復旧時のレジスタデータの退避と再設定を不要にする。 - 特許庁

To provide a method for detecting a logic state represented by an input signal and a semiconductor integrated circuit in which the data value of a received signal can be exactly identified or detected.例文帳に追加

受信信号のデータ値を正確に識別または検出できる入力信号の論理状態の検出方法及び半導体集積回路を提供する。 - 特許庁

To enable an input/output path and a connection path between circuit modules to be formed even if data on a circuit comprised in a programmable logic circuit are not formed taking data on the other circuits comprised in the programmable logic circuit at the same time into consideration and the same connection path is used.例文帳に追加

プログラマブル論理回路に回路を構成する回路情報が、同時に同じプログラマブル論理回路に構成される他の回路情報を考慮して作成されず、同じ接続経路を利用しようとした場合にも、入出力経路や、回路モジュール間の接続経路を形成することができる。 - 特許庁

The circuit includes a 1st circuit 30 and a 2nd circuit 40 provided with delay elements 31a, 31b delaying input data, delay elements 33a, 33b delaying an input clock signal and a logic circuit section 35.例文帳に追加

入力データを遅延する遅延素子３１ａ、３１ｂと、入力クロック信号を遅延する遅延素子３３ａ、３３ｂと、論理回路部３５とを具えた第１の回路３０および、第２の回路４０を含む。 - 特許庁

The resolution conversion processing part 21 applies interpolation processing according to a bilinear method to input image data to generate the pixel data of three-times magnified image data at a maximum, and outputs the pixel data to respective logic circuits LC0-LC2 of the RPU/DMA channel controller 22.例文帳に追加

解像度変換処理部２１は、入力画像データに対してバイリニア法による補間処理を行って最大３倍の拡大画像データの画素データを生成し、ＲＰＵ・ＤＭＡチャンネルコントローラ２２の各論理回路ＬＣ０ないしＬＣ２に出力する。 - 特許庁

Further, the data processing system 100 is provided with a configuration logic for comprising the data processing system by making at least one processing core active and making all or at least one processing core inactive corresponding to the control input in response to the reception of the control input.例文帳に追加

さらに、データ処理システム１００は、制御入力の受信に応答して、制御入力によって、１つ以上の処理コアをアクティブにし、全部または１つ以上の処理コアを非アクティブにすることによって、データ処理システムを構成する構成論理を備える。 - 特許庁

The output buffer circuit includes selector circuits 1-3 in the pre-stage of the buffer, and is capable of selecting, by the selector logic, signals input into the buffer and inverts the data signal in the inverter, and adjusts the amount of pre-emphasis and the number of pre-emphasis taps by the select signal of the selector logic.例文帳に追加

バッファの前段にセクレタ回路1〜3を有し、インバータは、セレクタ論理によりバッファに入力する信号を選択可能で、データ信号を反転し、セレクタ論理のセレクト信号により、プリエンファシス量とプリエンファシスタップ数を調整する。 - 特許庁

A magnification key is generated, the generated magnification key is set in an exclusive logic operation part and a nonlinear function part, an initial value is generated for mw bits and the initial value is set in respective exclusive logic operation parts arranged at a data input terminal.例文帳に追加

拡大鍵を生成し、生成した拡大鍵を排他的論理演算部および非線形関数部にセットするとともに、初期値をｍｗビット分生成して、これをデータ入力端に配置されるそれぞれの排他的論理演算部にセットする。 - 特許庁

The logic comparator where the expected values are consistent with the output data in all the output cycles of test patterns is detected further by a comparison result determination circuit, and the tested semiconductor circuit is a nondefective at the timing of the expected value input into the logic comparator, when the corresponding logic comparator exists.例文帳に追加

さらに比較結果判定回路にて試験パターンの全出力サイクルにおいて出力データと期待値が一致している論理比較器を検出し、該当する論理比較器があればその論理比較器に入力された期待値のタイミングで被試験半導体回路が良品であることを判定する。 - 特許庁

To achieve a reconfigurable processor or a device allowing a logic change without loss of input data and deterioration in data arithmetic processing performance not achievable with a conventional reconfigurable processor or a device.例文帳に追加

従来のリコンフィギュラブルプロセッサまたは装置が実現できなかった、入力されるデータの損失が無く、尚且つデータ演算処理性能の劣化が無い論理変更を可能とするリコンフィギュラブルプロセッサまたは装置を実現する。 - 特許庁