「data input logic」に関連した英語例文の一覧と使い方(3ページ目) - Weblio英語例文検索

A time periodic part is recognized with a periodicity recognition circuit 112 in the initial stage of input data of a logic analyzer, the recognition result is stored with a periodicity storage circuit 113 and whether or not the input data after that indicates repetition of the data of the stored periodic part is inspected with a periodicity inspection circuit 114.例文帳に追加

ロジックアナライザの入力データの初期段階で時間的周期部分を周期性認識回路１１２で認識し、この認識結果を周期性記憶回路１１３で記憶し、それ以降の入力データが、記憶した周期部分のデータの繰り返しになっているかどうかを周期性検査回路１１４で検査する。 - 特許庁

In the memory device, the logic data is respectively made backup into each area 103, 104 and 105 in a EEPROM 53, and when expanding the logic data on a SRAM 52, data values stored into the each area 103, 104 and 105 are read to input to a majority rule process unit 106, the unit 106 compares each data value in each area 103, 104 and 105.例文帳に追加

ＥＥＰＲＯＭ５３には各領域１０３，１０４，１０５にそれぞれ論理データがバックアップされており、この論理データをＳＲＡＭ５２上に展開する際には、ＥＥＰＲＯＭの各領域１０３，１０４，１０５に格納されたデータ値が読み出されて多数決処理ユニット１０６に入力され、多数決処理ユニット１０６は、各領域１０３，１０４，１０５からそれぞれデータ値を比較する。 - 特許庁

To provide a method for transmitting high speed serial signals, a modulator, a demodulator which do not depend on an input data pattern to avoid continuation of the same logic signal in order to prevent Inter Symbol Interference.例文帳に追加

Inter Symbol Interferenceを防止するために、入力データパターンに依存せず、同じ論理信号が続かないようにする高速シリアル信号の伝送方法および変調、復調器を提供する。 - 特許庁

During operating, all input data to the domino circuit is kept as they are, while during precharging, the precharge transistor is brought into conduction with the discharge transistor being brought out of conduction, which is reversed during logic evaluation.例文帳に追加

動作時はドミノ回路への全入力データをそのまま入力して、プリチャージ期間はプリチャージトランジスタを導通、ディスチャージトランジスタを非導通にし、論理評価期間はそれを逆にする。 - 特許庁

To enable a single automatic program generation routine to deal with plural data formats of circuit chart input software concerning a method for automatically generating a sequence program directly from a logic circuit chart.例文帳に追加

論理回路図から直接シーケンスプログラムを自動生成する方法において、単一のプログラム自動生成ルーチンで、複数の回路図入力ソフトのデータ形式に対応可能とする。 - 特許庁

The camera system is characterized in that it is equipped with a logic unit 5 which compares input weather data with a set threshold value and changes setting of the image quality, distribution rate of a video image shot by a camera 1 to setting of high image quality and distribution rate increase when the input weather data exceed the threshold value.例文帳に追加

入力された気象データと設定されたしきい値との比較を行い、しきい値を超えた場合に、カメラ１で撮影する映像の画質、配信レートの設定を高画質、配信レート増加の設定へ変更を行う論理部５を設けたことを特徴とする。 - 特許庁

At the time of verifying a low speed operation logic circuit, a low speed test pattern is inputted as the input data 6 for setting register and a test pattern outputted from the speed converting section 1 of the low speed operation logic circuit is selected at a selector section 2 and delivered to the poststage circuit.例文帳に追加

低速動作論理回路検証時には、レジスタ設定用入力データ（６）として低速テストパターンを入力し低速動作論理回路の速度変換部（１）から出力されたテストパターンを、セレクタ部（２）にて選択し後段の回路へ出力する。 - 特許庁

Then, a test mode B is designated by the switching signal TA/TB, to thereby switch the transfer switch 8 to the terminal B side, and the test input data are read out from the FIFO memory 2 and imparted to the logic block 1, and a processing result outputted from the logic block 1 is stored in the FIFO memory 2 as test output data.例文帳に追加

次に、切替信号ＴＡ／ＴＢでテストモードＢを指定して切替スイッチ８を端子Ｂ側に切り替え、ＦＩＦＯメモリ２からテスト入力データを読み出して論理ブロック１に与え、この論理ブロック１から出力される処理結果をテスト出力データとしてＦＩＦＯメモリ２に格納する。 - 特許庁

A concealment and reading comparison circuit is connected between the detection circuit and the writing driver, and connects an error flag to the control logic circuit in response to comparison between a data bit in an input latch and a data out read from the memory array.例文帳に追加

隠し読出し比較回路は、検知回路と書込みドライバとの間に結合され、入力ラッチ内のデータビットとメモリアレイから読み出されたデータアウトとの間の比較に応答してエラーフラグを制御ロジック回路に結合する。 - 特許庁

After that, if a data input changes, in a circulation type shift register SR-B on a lower stage, data of logic "1" inputted to a certain bit position through a gate circuit GATE starts cyclic shift to the left (negative direction) in synchronization with the clock.例文帳に追加

その後、データ入力に変化があると、下段の循環型シフトレジスタＳＲ−Ｂでは、ゲート回路ＧＡＴＥを介してあるビット位置に入力された論理「１」のデータが、クロックに同期して左方向（負方向）に循環シフト始める。 - 特許庁

The logic unit BSL is connected to a microprocessor MP through a proper bus B1 and to process data, specially, a process-input part signal and a process-output part signal through the other bus B2 forming a process data interface.例文帳に追加

各レジスタが位置不変の相対識別情報を用いて複合系内にて論理ユニット（ＢＳＬ）の位置に左右されずに読み込み可能及び読み出し可能となるように、前記レジスタが、入力部及び出力部と接続されていること。 - 特許庁

To provide a system and a method for logic verification which system and method each handles macros as a black box and can realize error detection and counting of the data variation rate between the macros by using only input and output data.例文帳に追加

本発明は、マクロをブラックボックスとして扱い、入出力データのみを用いてエラー検出、およびマクロ間のデータ変化率の計数を実現できる論理検証装置及び論理検証方法を提供することを課題とする。 - 特許庁

A drain or a source of the first transistor TR1 is connected to an input of the first logic gate LG1, the gate of the first transistor TR1 is connected to an output of the first logic gate LG1 and a data reading circuit 11 is connected only to one bit line BL.例文帳に追加

第１のトランジスタＴＲ１のドレイン又はソースと第１の論理ゲートＬＧ１の入力とが接続され、かつ第１のトランジスタＴＲ１のゲートと第１の論理ゲートＬＧ１の出力とが接続されており、更に片方のビット線ＢＬにのみデータ読み出し回路１１が接続される。 - 特許庁

Further, an output value of each register is shifted, the cipher text generated by the exclusive logic operation part arranged at the data input terminal is inputted, and these procedures are sequentially repeated.例文帳に追加

さらに、各レジスタの出力値をシフトするとともに、データ入力端に配置された排他的論理演算部により生成された暗号文を入力し、これらの処理を順次繰り返し実行する。 - 特許庁

The image processor includes a CPU 1, a program memory 2, a RAM 3, a data conversion means 4, an image input means 5, a first image processing part 6, a logic fixing means 7, a second image processing part 8, and an image memory 9.例文帳に追加

画像処理装置はＣＰＵ１、プログラムメモリ２、ＲＡＭ３、データ変換手段４、画像入力手段５、第１画像処理部６、論理固定手段７、第２画像処理部８、画像メモリ９を備える。 - 特許庁

An output voltage of the pre-buffer 4 is fed to the output buffer 2 within a prescribed period after a logic level of digital data is changed and an input parasitic capacitance of the output buffer 2 is charged/discharged.例文帳に追加

デジタルデータの論理が変化してから所定期間内は、プリバッファ４の出力電圧が出力バッファ２に供給され、出力バッファ２の入力寄生容量の充放電が行われる。 - 特許庁

This recognition system is provided with at least two field- programmable logic array devices, preprocesses data from various different medium inputs and provides a feature extraction vector to a common vector input port.例文帳に追加

認識システムは、少なくとも２つのフィールドプログラマブルロジックアレイデバイスを含み、異なる別個のメディア入力からのデータを前処理し、特徴抽出ベクトルを共通のベクトル入力ポートへ提供する。 - 特許庁

To provide a control device allowing a control device for controlling the data input and output to a plurality of storage devices such as disc array devices without performing a logic format in initial introduction.例文帳に追加

デイスクアレイ装置などの複数の記憶デバイスに対するデータ入出力を制御する制御装置を、初期導入時などにおける論理フォーマットをすることなく利用可能とする制御装置を提供。 - 特許庁

To realize constitution by which collision of input/output data of a memory circuit and a logic circuit on an I/O bus is prevented and a high impedance state of an I/O bus is prevented without increasing chip area.例文帳に追加

メモリ回路とロジック回路の入出力データのＩ／Ｏバス上での衝突を防止し、かつ、Ｉ／Ｏバスのハイインピーダンス状態を防止する構成をチップ面積を増加させずに実現する。 - 特許庁

A logic structure (cell) in prescribed one unit is provided to compression coding data obtained resulting from encoding watermark imbedded data by an MPEG encoder 14 formed by mixing copyright information and an address with a jump as electronic watermark information to contents input data by an electronic watermark inserting device 11.例文帳に追加

電子透かし混入器１１により著作権情報とジャンプ付きアドレスとが電子透かし情報としてコンテンツ入力データに混入された透かし埋め込みデータをＭＰＥＧエンコーダ１４で符号化して得られた圧縮符号化データに、所定の１単位の論理構造（セル）をもたせる。 - 特許庁

As the data copying operation, the address multiplexer and the data multiplexer are respectively controlled by a control logic circuit, and a prearranged address bus and a prearranged data bus are selected, then the flash memory is constituted by copying direct the input data from the page buffer made as the corresponding source to the page buffer made as at least one destination through the above prearranged data bus.例文帳に追加

データコピーする動作は、コントロールロジック回路に該アドレスマルチプレクサーと該データマルチプレクサーをそれぞれ制御させ、予定のアドレスバスと予定のデータバスを選ばせ、該予定のデータバスを経由して入力データを対応するソースとされるページバッファから少なくても一つのデスティネーションとされるページバッファに直接にコピーさせることによってフラッシュメモリを構成する。 - 特許庁

An OR circuit OR to which a scan mode signal SCAN and output data of a logic circuit LGC are input is provided, and the output Buffer BUFA is controlled in such a way as to be set at an output inhibition state according to output data of the OR circuit OR.例文帳に追加

スキャンモード信号ＳＣＡＮ及び論理回路ＬＧＣの出力データが入力されたオア回路ＯＲを備え、このオア回路ＯＲの出力データに応じて出力バッファＢＵＦＡが出力禁止状態となるように制御されている。 - 特許庁

A coexistent semiconductor memory in which a memory circuit 1 and a logic circuit 2 are incorporated and having a common terminal 10 for inputting/outputting data and inputting an address in the memory circuit 1, is provided with a test control circuit 9 inputting address data inputted to an input pin 13 for the logic circuit 2 to an address storing register 6 of the memory circuit 1.例文帳に追加

メモリ回路１とロジック回路２を混載し、メモリ回路１にデータ入出力とアドレス入力のための共通端子１０を有する混載型半導体メモリにおいて、ロジック回路２への入力ピン１３に入力されたアドレスデータをメモリ回路１のアドレス格納レジスタ６に入力するテストコントロール回路９を備えた構成とした。 - 特許庁

The ladder program development support device having a display part displaying data acquired from a programmable logic controller on the monitor screen has: a monitor value composition part generating ladder data for displaying the data of the device and a ladder together; a balloon comment data creation part creating balloon data based on an input format; and a display data composition part composing the ladder data and a balloon comment.例文帳に追加

プログラマブル・ロジック・コントローラから取得したデータをモニタ画面に表示する表示部を備えたラダー・プログラム開発支援装置において、デバイスのデータとラダーとを併せて表示するラダー・データを生成するモニタ値合成部と、入力されたフォーマットに基づいて吹き出しデータを作成する吹き出しコメント・データ作成部と、前記ラダー・データと前記吹き出しコメントとを合成する表示データ合成部とを備える。 - 特許庁

The liquid crystal driving device 110 receives the external counter and comparator CK from the logic circuit 120 as input, and generates a DAC CK and DAC data based thereon, which are outputted to a DAC 130.例文帳に追加

液晶パネル駆動素子１１０は、ロジック回路１２０から外部カウンタ・コンパレータ用ＣＫを入力として受け、それに基づいてＤＡＣ用ＣＫとＤＡＣ用データとを生成してＤＡＣ１３０へ出力する。 - 特許庁

A frame memory with a function of specifying a screen input/ output area and an image data input/out area is provided for each detector and a means for constructing an image with a logic addition type compositor as well as a means for making a local speed change by installing a frame memory in front of and in the rear of the compositor.例文帳に追加

画面入出力領域と画像データ入出力領域を指定する機能を持ったフレームメモリを各検出器毎に設けて、論理和形の合成器により画像を構成する手段と、合成器の前後にフレームメモリを設けて、局所的な速度変換を行う手段を用いる。 - 特許庁

The logical integrated circuit 2 is provided with a selection terminal and a switch element 6 interposed between the output terminal 118 of the bus holding circuit 102 and the data input terminal 116 and the switch element 6 is turned ON when the logical level of the signals inputted to the selection terminal 4 is the logic '1' and is turned OFF when it is the logic '0'.例文帳に追加

論理集積回路２は、選択端子４と、バスホールド回路１０２の出力端子１１８とデータ入力端子１１６との間に介在するスイッチ素子６とを備え、スイッチ素子６は選択端子４に入力される信号の論理レベルが論理”１”のときオン、論理”０”のオフとなる。 - 特許庁

The output buffer 3 has a selector 20 on the front stage, and has the variable resistance part 12 in its on resistor, the inversion circuit 22 can select a signal to be input in an output buffer 6 by selector logic, inverts a data signal, and adjusts the pre-emphasis amount of a tap by a select signal of the selector logic.例文帳に追加

出力バッファ３は、前段にセクレタ２０を有し、オン抵抗に可変抵抗部分１２を有しており、反転回路２２は、セレクタ論理により出力バッファ６に入力する信号を選択可能で、データ信号を反転し、そして、セレクタ論理のセレクト信号により、タップのプリエンファシス量を調整する。 - 特許庁

The processor or the device is realized by a method for distributing only data necessary for operation from among pieces of input data to a reconfigurable operation means, and a method for changing installed logic of the reconfigurable operation means by using non-operation time occurring in the reconfigurable operation means when data unnecessary for operation are input to the processor.例文帳に追加

前記のプロセッサまたは装置は、本願の、入力されるデータのうち、演算に必要なデータだけをリコンフィギュラブルな演算手段に分配する方式と、演算に不必要なデータがプロセッサに入力されているときに、リコンフィギュラブルな演算手段に発生する無演算時間を利用して、リコンフィギュラブルな演算手段の搭載論理を変更する方式によって実現される。 - 特許庁

Further, a procedure for generating the input data to be provided for the image processing ASIC to be the object of logic verification according to the data provided by the scanner and a procedure for control of the generation of the image data based upon the output data outputted from the image processing ASIC are stored on a computer-readable recording medium.例文帳に追加

またスキャナ装置から提供を受けたデータをもとに論理検証の対象とする画像処理ＡＳＩＣへ提供する入力データを生成する手順と、前記の画像処理ＡＳＩＣより出力される出力データをもとに画像データを生成する制御の手順とをコンピュータ読み取り可能な記録媒体に格納する。 - 特許庁

In the arithmetic operation apparatus to conduct data transformation processing such as a non-linear transform processing, input bit transition processing is executed in a pre-charge phase wherein all the selector input values comprising the logic circuit are kept at the same value and, after the transition processing is completed, the phase is shifted to an evaluation phase and output bits based on the data transformation processing are generated.例文帳に追加

非線形変換処理などのデータ変換処理を行う演算装置において、論理回路を構成するセレクタ入力値をすべて同一値に維持したプリチャージ・フェーズにおいて入力ビット遷移処理を実行させ、遷移処理終了後にエバリュエーション・フェーズへ移行してデータ変換処理に基づく出力ビット生成を行なう。 - 特許庁

A fault detection rate calculation part 7 computes data indicating fault detectability in each combined circuit block with the input values input and determines external detectability of fault points included in the fault detectability data to calculate a fault detection rate 5 of a test pattern 3 for the test object logic circuit 2.例文帳に追加

故障検出率算出部７では、その入力値が入力される各組合せ回路ブロックにおける故障検出性を示すデータを求め、その故障検出性データに含まれる故障個所についての外部検出可能性を判断することにより、テスト対象論理回路２に対するテストパターン３の故障検出率５を算出する。 - 特許庁

The operating speed detection apparatus includes a plurality of delay parts constituted of digital logic circuits to delay an input clock and an operation part for executing statistical operation processing by using data obtained from respective delay parts.例文帳に追加

動作速度検出装置は、デジタル論理回路により構成され、入力されたクロックを遅延させる複数の遅延部と、複数の遅延部の各々から得られたデータを用いて統計的な演算処理を行う演算部とを備える。 - 特許庁

The chip selection circuit activates defect detecting and repairing circuits, such as a repair circuit or a test time shortening circuit, when at least one signal out of output signals of the plurality of data input buffer circuits is in a first logic state.例文帳に追加

チップ選択回路は複数のデータ入力バッファ回路の出力信号のうち少なくとも一つが第１論理状態の時、リペア回路またはテストタイム短縮回路のような不良検証及び改善回路を活性化させる。 - 特許庁

The semiconductor device 1 includes an ordinary logic circuit 22 which is connected to the data input terminals T0 to T3 and performs the ordinary operation, based on an ordinary signal having a larger pulse width than a predetermined prescribed pulse width PW.例文帳に追加

半導体装置１は、データ入力端子Ｔ０ないしＴ３に接続され、予め定められる所定パルス幅ＰＷより大きいパルス幅を有する通常信号に基づいて通常動作する通常ロジック回路２２を備える。 - 特許庁

A sequential write address counter 24 generates address data 114, where the address is sequentially increased in response to the input of the clock 102, when the enable signal 108 is logical 1 or where repeating the address generated immediately before the logic reaches logical 0, when the enable signal 108 is logical 0.例文帳に追加

順次書込アドレスカウンタ24はイネーブル信号108 が論理１のときクロック102 の入力に応じて順次アドレスが大きくなり、論理０のとき論理０となる直前に生成したアドレスを繰り返すアドレスデータ114 を生成する。 - 特許庁

An image signal processing apparatus which performs processing of an inputted image data, according to an inputted clock signal comprises; an input part for changing an image data format; a logic part for decoding the outputted data from the input part; and a frequency detecting part for detecting that a frequency of the clock signal is higher than a predetermined frequency and for outputting the result as a detected signal.例文帳に追加

入力されたクロック信号に従って、入力された映像データの処理を行う映像信号処理装置であって、映像データの形式を変更して出力する入力部と、入力部から出力されたデータをデコードして出力する論理部と、クロック信号の周波数が所定の周波数よりも高いことを検出し、その結果を検出信号として出力する周波数検出部とを備える。 - 特許庁

Data from an input register 10 are inputted to a redundant combinational logic circuit 30, respectively as paired signals comprised of regular bits and redundant bits by a redundant bit encoder 20, and the regular bits of the paired signals outputted from the redundant combinational logic circuit 30 are inputted to an output register which is operated by a forward rotation clock CLK.例文帳に追加

入力レジスタ１０からの各データを冗長ビットエンコーダ２０で正規ビットと冗長ビットからなるペア信号としてそれぞれ冗長組合せ論理回路３０に入力し、その冗長組合せ論理回路３０から出力するペア信号の正規ビットを正転クロックＣＬＫで動作する出力レジスタに入力させる。 - 特許庁

A control device 11 sets a discrimination condition when discriminating whether a path is set as a verification target to a plurality of paths prescribed by a plurality of states included in a logic model shown by specification data 24 of the circuit description and state transition between the respective states based on input operation from an input device 12.例文帳に追加

回路記述の仕様データ２４が示す論理モデル内に含まれる複数の状態及び各状態間の状態遷移により規定される複数のパスに対して、該パスが検証対象とされるか否かを判別する際の判別条件を入力装置１２からの入力操作に基づき制御装置１１が設定する。 - 特許庁

The cell 11 also has a logic circuit which performs logical operation on constitutional information selectively outputted, according to the control information and input information inputted from the wiring of the network 13 via a data inputting section 17.例文帳に追加

プログラマブルセル１１は、制御情報に従って選択出力された構成情報と、データ用サブ配線ネットワーク１３の配線からデータ入力部分１７を介して入力された入力情報とを論理演算する論理回路とを有する。 - 特許庁

The specific data string detection part 12 detects a head part of an input data D1 in the demodulated signal S3, and the synchronized signal generation part 13 generates a synchronized signal S4 to fetch output data D2 from the demodulated signal S3 by a fetching execution part 201 of a logic analyzer 200 according to the detection of the head part.例文帳に追加

特定データ列検出部１２は、復調信号Ｓ３における入力データＤ１の先頭部分を検出し、同期信号生成部１３は、当該先頭部分の検出に応じて、ロジックアナライザー２００の取込み実行部２０１が復調信号Ｓ３から出力データＤ２を取り込むための同期信号Ｓ４を発生する。 - 特許庁

In a cache memory, when column address signals CA0-CAn specifying a defective column of a tag memory 1 are inputted, a control circuit 5 non-activates the tag memory 1, while controls a switching circuit 4, and couples a spare data input/output terminal SDQ2 of a data memory to a data bus DB1 between the tag memory 1 and a logic circuit 3.例文帳に追加

キャッシュメモリにおいて、制御回路５は、タグメモリ１の不良列を指定する列アドレス信号ＣＡ０〜ＣＡｎが入力された場合は、たとえばタグメモリ１を非活性化させるとともに切換回路４を制御して、データメモリのスペアデータ入出力端子ＳＤＱ２をタグメモリ１とロジック回路３の間のデータバスＤＢ１に結合させる。 - 特許庁

During a shift mode of a scanning test, selectors SEL1-SEL3 select the path of inputting an input signal for a test pattern of a macro cell 23 from data input terminals 41-43 and supplying it to the macro cell 23, and test signals for scan path inputted from scan input terminals 44 are supplied to registers FF1-FF6 for scan path arranged in a user logic circuit.例文帳に追加

スキャンテストのシフトモード時において、セレクタＳＥＬ１〜ＳＥＬ３は、データ入力端子４１〜４３からマクロセル２３のテストパターン用の入力信号を入力してマクロセル２３に供給するパスを選択すると共に、スキャン入力端子４４から入力されるスキャンパス用のテスト信号がユーザ論理回路中に配されるスキャンパス用レジスタＦＦ１〜ＦＦ６へ供給される。 - 特許庁

The 2nd logic circuit 25 is composed of a DFF 251 which latches the input data with the output of the fixed delay circuit 24 and outputs them, a DFF 252 which latches the latch data of the DFF 251 with the output from the fixed delay circuit 23 and inverts and outputs them, and an AND circuit 253 which performs AND operation between both the outputs.例文帳に追加

第２の論理回路２５は、固定遅延回路２４からの出力で入力データをラッチして出力するＤＦＦ２５１と、固定遅延回路２３からの出力でＤＦＦ２５１のラッチデータをラッチして反転出力するＤＦＦ２５２と、その両出力の論理積演算を行うアンド回路２５３とからなる。 - 特許庁

Since direct inputs to the RAM section from the outside are carried out in addition to operation from the LOGIC section of inputs to the RAM section, a test pattern is input easily from the outside, and the data write, etc., of initial data to the RAM section can also be conducted at high speed from the outside.例文帳に追加

ＲＡＭ部への入力をＬＯＧＩＣ部から行うという動作に加えて，外部から直接ＲＡＭ部への入力を行うことが可能となるため，外部からのテストパターンの入力等が容易となり，また，ＲＡＭ部への初期データのデータ書き込み等も外部から高速に行うことが可能となる。 - 特許庁