「data input logic」に関連した英語例文の一覧と使い方(4ページ目) - Weblio英語例文検索

The buffer circuit in the logic circuit block 200 is made a buffer circuit 207 with a select function, in addition to the input terminal of the proper buffer circuit controlled by the output terminal of the NOR circuit 203, an input terminal controlled by the output terminal Q of the scan flip flop 103 for latching the data for scan test from the SCAN_IN terminal is provided.例文帳に追加

組合せ論理回路ブロック２００内のバッファ回路をセレクト機能付きのバッファ回路２０７とし、ＮＯＲ回路２０３の出力端子から制御される本来のバッファ回路の入力端子に加えて、ＳＣＡＮ＿ＩＮ端子からのスキャンテスト用のデータをラッチするスキャンフリップフロップ１０３の出力端子Ｑから制御される入力端子を設けた。 - 特許庁

To suppress decrease in access response performance for logical devices in accordance with access response speed requested to the logical devices in transferring data by using a plurality of paths by requesting input/output to a plurality of logic devices provided in external storage devices, respectively.例文帳に追加

外部記憶装置にそなえられた複数の論理デバイスに対して入出力要求を行なうことにより複数のパスを使用してデータ転送を行なう際に、論理デバイスに要求されるアクセスレスポンスの速度に応じて、論理デバイスのアクセスレスポンス性能の低下を抑止できるようにする。 - 特許庁

A data holding circuit (100) is structured by at least three flip- flop circuits (FF1 to FF) which input the same signal, and a majority logic circuit (MJR) which outputs a signal corresponding to a threshold value occupied in a majority or more out of these outputs of the flip-flop circuits.例文帳に追加

同一の信号を入力とする少なくとも３個のフリップフロップ回路（ＦＦ１〜ＦＦ）と、これらのフリップフロップ回路の出力のうち過半数以上を占める論理値に応じて信号を出力する多数決論理回路（ＭＪＲ）とによりデータ保持回路（１００）を構成した。 - 特許庁

A flip-flop (FF(i-1)) on a pre-stage of the specific flip-flop is set to a latch state and in an immediately following cycle, the error determining circuit determines whether the logic level of input/output data of the specific flip-flop is in matching/out of matching, and generates a determination result instruction signal (Err).例文帳に追加

この特定のフリップフロップ前段のフリップフロップ（ＦＦ（ｉ−１））をラッチ状態に設定して、直後のサイクルで、誤り判定回路において、特定フリップフロップの入出力データの論理レベルの一致／判定を行ない、判定結果指示信号（Ｅｒｒ）を生成する。 - 特許庁

Then, while the second decoding circuits (second code register 2, second syndrome resistor 12) execute input processing of code data of one packet, the first decoding circuits (first code register 1, first syndrome resistor 11, third syndrome register 13) execute decoding processing two times, based on the majority logic.例文帳に追加

そして、第２の復号回路（第２符号レジスタ２，第２シンドロームレジスタ１２）にて次の１パケットの符号データの入力処理を行う間に、第１の復号回路（第１符号レジスタ１，第１シンドロームレジスタ１１，第３シンドロームレジスタ１３）にて２回の多数決理論による復号処理を行う。 - 特許庁

Furthermore, a mask element circuit 13 logically operates mutually different order combinations (xi, mk), (xi, xk) and (mi, mk), so that non-masked input data a1-an are not exposed, the mask logic circuit is operated by an internal signal having no correlation with the non-masked inputs a1-an, and the leakage of intermediate information is prevented.例文帳に追加

また、マスク素子回路部13が、互いに異なる順番の組合せ(xi,mk),(xi,xk),(mi,mk)を論理演算する構成により、マスクされる前の入力データa1〜anを露呈してしまうことがなく、マスクされる前の入力a1〜anと相関の無い内部信号で動作し、中間情報の漏洩を阻止する。 - 特許庁

The inspecting section 30A contains a combination circuit 32 having a plurality of logic circuits connected in series, a D flip-flop 31 for latching input inspection data Dtin with an inspection clock signal Ckt, and a D flip-flop 33 for latching an output signal 32a from the combination circuit 32 with the inspection clock signal Ckt to generate an output inspection data Dtout.例文帳に追加

検査部３０Ａは、複数の論理回路を直列に接続した組み合わせ回路３２と、入力検査データＤtinを検査クロック信号ＣＫｔによってラッチするＤフリップフロップ３１と、組み合わせ回路３２の出力信号３２ａを検査クロック信号ＣＫｔでラッチして出力検査データＤtoutを生成するＤフリップフロップ３３とを備える。 - 特許庁

A transmission circuit for transmitting data by using an impulse includes: a variable delay circuit 11 for defining a clock as an input and delaying the clock according to the data; and a logic circuit 12 for defining the clock and the output of the variable delay circuit as inputs and outputting the impulse by taking logical AND of the clock and the output of the variable delay circuit.例文帳に追加

インパルスを使用してデータを送信する送信回路であって、クロックを入力とし、前記データに応じて該クロックを遅延する可変遅延回路１１と、前記クロックおよび前記可変遅延回路の出力を入力とし、該クロックおよび該可変遅延回路の出力の論理を取ってインパルスを出力する論理回路１２と、を備えるように構成する。 - 特許庁

The LCD driver (liquid crystal display drive device) IC chip 10 includes an input circuit 11 to which data is inputted, a RAM (Random Access Memory) 12 as a memory section, a logic circuit 13 as a data processing section, an internal semiconductor element circuit constituted in such a manner that the output circuit 14 etc., including a latch circuit and producing signal output are correlated.例文帳に追加

ＬＣＤドライバ（液晶表示駆動装置）ＩＣチップ１０は、データが入力される入力回路１１、記憶部としてのＲＡＭ（Random Access Memory）１２、データ処理部としてのロジック回路１３、及びラッチ回路を含み信号出力をする出力回路１４等が相関するように構成された内部の半導体素子回路を有している。 - 特許庁

An LCD driver IC chip 10 (a liquid crystal display driving device) comprises an internal semiconductor element circuit configured so that a data input circuit 11 RAM(Random Access Memory) 12 as a storage part, a logic circuit 13 as a data processing part, an output circuit 14 for outputting a signal including a latch circuit, etc., are correlated with each other.例文帳に追加

ＬＣＤドライバ（液晶表示駆動装置）ＩＣチップ１０は、データが入力される入力回路１１、記憶部としてのＲＡＭ（Random Access Memory）１２、データ処理部としてのロジック回路１３、及びラッチ回路を含み信号出力をする出力回路１４等が相関するように構成された内部の半導体素子回路を有している。 - 特許庁

A device 100 for capturing a digital image is equipped with an image sensor 104 containing a plurality of image capturing elements 105 which are constituted so as to capture image data respectively, an input element 164 transmitting data as to a print size to the device 100, and a logic 150 determining which image capturing element 105 is corresponding to a print size.例文帳に追加

デジタル画像をキャプチャする装置１００において、それぞれが画像データをキャプチャするように構成されている複数の画像キャプチャ要素１０５を含む画像センサ１０４と、プリントサイズ情報を前記装置１００に通信する入力要素１６４と、前記複数の画像キャプチャ要素１０５のうちのどれがプリントサイズに対応するかを決定する論理１５０とを備える。 - 特許庁

A system on-chip integrated circuit 10 includes a logic array 15 that can be set, a processor 11, and memories 13, 14 adapted to store instructions for a mission function and instructions for a configuration load function used to load setting data to the integrated circuit via an input port on the integrated circuit from an external source.例文帳に追加

システムオンチップ集積回路１０は、設定可能ロジックアレイ１５と、プロセッサ１１と、ミッション機能用の命令、外部ソースから集積回路上の入力ポートを介して集積回路上へ設定データをロードするのに用いる設定ロード機能用の命令の格納に適合したメモリ１３，１４とを備える。 - 特許庁

A converter 12 generates a characteristics function which is a logic function that makes a set of a time and a value at the time to be a variable based on a data set row having a set of the time and the value obtained by sampling a signal waveform of an input signal, and converts it into a second function which is an expression in a binary decision diagram.例文帳に追加

変換部１２は、入力信号の信号波形をサンプリングして得られる時刻と値との組を有するデータ組列に基づいて、時刻と当該時刻での値との組を変数とする論理関数である特性関数を生成して二分決定図での表現である第二関数に変換する。 - 特許庁

A buffer control circuit 31 has a logic circuit for stopping the operation of the differential input buffer 43 with an H-level signal SUSP, while the USB controller 16 sends L-level signals DPOEZ and DMOEZ enabling data output to the output buffers 41A and 41B, when receiving the signals.例文帳に追加

バッファ制御回路３１は、ＵＳＢコントローラ１６から出力バッファ４１Ａ，４１Ｂにデータの出力を有効にするＬレベルの信号ＤＰＯＥＺ，ＤＭＯＥＺが送られている間、当該信号を受けて、Ｈレベルの信号ＳＵＳＰにより差動入力バッファ４３の動作を停止させる論理回路を有する。 - 特許庁

A positive phase area frequency modulation part 15 frequency-modulates a positive logic synchronization code with which a vehicle can identify a traveling area, and externally input beacon data, to generate a positive phase area beacon signal, and transmits the positive phase area beacon signal to a positive phase area over a road.例文帳に追加

正相エリア用周波数変調部１５は、車両が走行中の領域を特定するための正論理同期コードおよび外部入力されたビーコンデータを周波数変調することにより正相エリア用ビーコン信号を生成し、この正相エリア用ビーコン信号を路上における正相エリアに送信する。 - 特許庁

The IC includes, switch circuits 51-1 to 51-n which connect all of circuits 33-1 to 33-n for inputting data to a processing block performing a logic processing to a reference voltage VSS, when a control voltage indicating to switch to the resistance measuring mode is input, and a control circuit 54 for stopping an analog processing.例文帳に追加

ＩＣには、抵抗測定モードに切り替わる旨の制御電圧が入力されると、ロジック処理を行う処理ブロックへの全てのデータ入力回路３３−１〜３３−ｎを基準電圧ＶＳＳに接続させるスイッチ回路５１−１〜５１−ｎと、アナログ処理を停止させる制御回路５４とが設けられている。 - 特許庁

A system-on-chip integrated circuit 10 includes a configurable logic array 15, a processor 11, and memories 13, 14 suitable for storing instructions for a mission function and instructions for a configuration loading function to be used for loading configuration data onto the integrated circuit from an external source via an input port in the integrated circuit.例文帳に追加

システムオンチップ集積回路１０は、設定可能ロジックアレイ１５と、プロセッサ１１と、ミッション機能用の命令、外部ソースから集積回路上の入力ポートを介して集積回路上へ設定データをロードするのに用いる設定ロード機能用の命令の格納に適合したメモリ１３，１４とを備える。 - 特許庁

A clock frequency of the modulator is set to a value of constant multiples of a clock signal of an original signal which should be transmitted before modulation, bit length of input data is extended to the same magnification as that of the clock frequency inside the modulator, and a dummy signal with a different logic is mixed with "0" or "1" before the modulation to be transmitted.例文帳に追加

変調器のクロック周波数を変調前の伝送すべきオリジナル信号のクロック周波数の定数倍の値に設定し、変調器内部で入力データのビット長をクロック周波数と同じ倍率に拡張し、変調前の“０”あるいは“１”に対して論理の異なるダミー信号を混合させて送信する。 - 特許庁

A mismatch detector circuit 9-6 detects the matching of the operation result of a final exclusive-or circuit 1-1 with diagonal parity codes in the input data DT, a logic sum circuit 9-7 makes up the operation results thereof and an error detection holder circuit 9-8 holds the operation result thereof.例文帳に追加

最終的な排他論理和回路１−１の演算結果と入力データＤＴ中の対角パリティコードとの一致検出を不一致検出回路９−６で行い、その演算結果を論理和回路９−７で纏め、その演算結果をエラー検出保持回路９−８で保持して出力する。 - 特許庁

To solve such a problem that a PLC (Programmable Logic Controller) function can only perform sequential control for input/output states basically, and welding output data and robot operation information in a welding robot for performing welding cannot be taken into the sequential control to process with the PLC function, in an industrial robot incorporating the PLC function.例文帳に追加

従来の、ＰＬＣ機能を内蔵している産業ロボットにおいて、ＰＬＣ機能はあくまで入出力状態に関するシーケンス制御を行う機能のみとなっており、溶接を行う溶接ロボットにおける溶接出力データやロボット運転情報をＰＬＣ機能でのシーケンス制御に取り込んで処理するといったことはできない。 - 特許庁

Advanced management module services in a data processing system are configured to determine the system load and provide an input to the early power off warning detection logic that evaluates the power system state to detect a condition when power resources are insufficient to maintain the write caching storage system power within defined acceptable limits.例文帳に追加

データ処理システム内の拡張管理モジュール・サービスは、システム負荷を決定し、入力を早期電源オフ警告検出論理に供給するように構成され、この検出論理が電力システム状態を評価し、書込みキャッシング記憶システム用の電力を所定の許容限度内に維持するのに電力リソースが不十分である場合の条件を検出する。 - 特許庁

A system-on-chip integrated circuit 10 includes a configurable logic array 15, a processor 11, and memories 13, 14 suitable for storing instructions for a mission function and instructions for a configuration loading function to be used for loading configuration data to a nonvolatile configuration memory in the integrated circuit from an external source via an input port in the integrated circuit.例文帳に追加

システムオンチップ集積回路１０は、設定可能ロジックアレイ１５と、プロセッサ１１と、ミッション機能用の命令、外部ソースから集積回路上の入力ポートを介して集積回路上の不揮発性設定メモリへ設定データをロードするのに用いる設定ロード機能用の命令の格納に適合したメモリ１３，１４とを備える。 - 特許庁

A flip-flop having a function for shifting normal input data to output and a function for setting a value to be outputted fixedly and outputting the set values cyclically according to a clock is employed in at least a part of a path of logic circuit formed between an external input and an external output and a desired fixed value is outputted to a gate connected with the path thus activating the path.例文帳に追加

通常の入力データを出力にシフトする機能と共に、固定的に出力させたい値を設定でき、且つこの設定値をクロックに従って循環的に出力する機能を持ったフリップフロップを、外部入力から外部出力の間に形成された論理回路によるパスの少なくとも一部に用いることにより、所望の固定値を前記パスに接続されるゲートなどに出力して前記パスの活性化を図る。 - 特許庁

The first comparator circuit includes a first clocked comparator which is controlled for its operation by a first clock signal and outputs a first differential comparison signal obtained by comparing the differential input signal and the threshold value, and a first data holding circuit in which the first differential comparison signal is inputted to hold a logic of the first differential comparison signal to be outputted as the first digital signal.例文帳に追加

また、第１のコンパレータ回路は、第１のクロック信号により動作が制御され、前記差動入力信号と前記閾値とを比較して得られた第１の差動比較信号を出力する第１のクロックト・コンパレータと第１の差動比較信号が入力され、前記第１の差動比較信号の論理を保持して前記第１のデジタル信号として出力する第１のデータ保持回路を有する。 - 特許庁

In the nonvolatile semiconductor memory device for programming memory cells which have a first or a second logic status, and for deleting them in sector units in accordance with input data having a plurality of bit information, the memory cell transistors of cell array block and transistors of column decoder block have a plurality of sectors which are formed by sharing a bulk area, to provide a sector structure formed of the shared bulk.例文帳に追加

第１または第２論理状態を有するメモリセルを、複数のビット情報を有する入力データに応じてプログラムしセクタ単位に消去する不揮発性半導体メモリ装置において、セルアレイブロックのメモリセルトランジスタとコラムデコーダーブロックのトランジスタが一つのバルク領域を共有して形成されたセクタを複数有し、共有バルクで形成されたセクタ構造を有する半導体メモリ装置とした。 - 特許庁

The nonvolatile logic circuit employing a ferroelectric capacitor has a data holding circuit 102; at least two ferrorelectric capacitors connected to an input terminal of the circuit 102; and an electric means 106 which is connected to an intermediate node 103E between a first ferroelectric capacitor 103A and a second ferroelectric capacitor 103B of the ferroelectric capacitors, and grounds the intermediate node 103E.例文帳に追加

強誘電体キャパシタを用いた不揮発性論理回路であって、データ保持回路１０２と、データ保持回路１０２の入力端に接続された少なくとも２個の強誘電体キャパシタと、該強誘電体キャパシタのうちの第１の強誘電体キャパシタ１０３Ａと第２の強誘電体キャパシタ１０３Ｂとの中間ノード１０３Ｅに接続され、中間ノード１０３Ｅを接地状態とする電気的手段１０６とを有することを特徴とする。 - 特許庁