「data transfer controller」に関連した英語例文の一覧と使い方(18ページ目) - Weblio英語例文検索

In a controller of the radio ad hoc network for performing communication by transmitting and receiving a packet between a plurality of radio terminal devices by a connectionless method and radio flooding transfer method, a distribution priority table memory 14 stores a distribution priority table including a distribution priority for each contents data.例文帳に追加

複数の無線端末装置の間でコネクションレス方式でかつ無線フラッディングの転送方式でパケットを送受信することにより通信を行う無線アドホックネットワークの制御装置において、配信優先度テーブルメモリ１４は、各コンテンツデータに対する配信優先度を含む配信優先度テーブルを格納する。 - 特許庁

The USB host controller 11 includes: a buffer memory 2 for USB pipe having a first buffer memory region 41 and a second buffer memory region 42, and a buffer memory control unit 1 configured to control a data transfer between the buffer memory 2 for USB pipe and each of first and second devices 18 and 19.例文帳に追加

本発明にかかるＵＳＢホストコントローラ１１は、第１のバッファメモリ領域４１と第２のバッファメモリ領域４２とを有するＵＳＢパイプ用バッファメモリ２と、第１の機器１８と第２の機器１９とＵＳＢパイプ用バッファメモリ２の間のデータ転送を制御するバッファメモリ制御部１を備える。 - 特許庁

Further, the operation display part 100 has a display area control part 113 (including an end point controller 114) which performs control to transfer display data received independently for the display areas from a main body of the image processor 400 through an I/F part 116 to the VRAMs for the display areas.例文帳に追加

また、操作表示部１００は、Ｉ／Ｆ部１１６により画像処理装置４００本体から前記表示領域毎に独立して受信された表示データを前記表示領域毎にＶＲＡＭに転送するように制御する表示領域制御部１１３（エンドポイントコントローラ１１４を含む）を有する。 - 特許庁

Printing subject data received by the communication control part 12 in the power saving mode are stored in a buffer memory MEM so that the content of the buffer memory is transferred by a DMA 21 to the DMA transfer addressee on a RAM 15 set by the communication control part 12 at the time initialization of a memory controller 14 is finished.例文帳に追加

省電力モードにあるときに、通信制御部１２が受信した印刷対象データは、バッファメモリＭＥＭに格納され、メモリコントローラ１４の初期化が完了した段階で、通信制御部１２が設定されたＲＡＭ１５上のＤＭＡ転送先に対してバッファメモリＭＥＭの内容をＤＭＡ２１によって転送させる。 - 特許庁

When sudden ATAPI and CPU access become much and recording processing is not in time in a memory controller (170), an ECC data transfer finish time of N-1(N:integer of 2 or more)th for a modulating part is made a first error check point and finish existence of the Nth RCC processing is detected.例文帳に追加

メモリコントローラ（１７０）において、突発的なＡＴＡＰＩやＣＰＵアクセスが多くなり、記録処理に間に合わない場合、変調部へのＮ−１（Ｎは２以上正の整数）番目のＥＣＣデータ転送終了時を第１エラーチェックポイントとしてＮ番目のＥＣＣ処理の終了有無が検出される。 - 特許庁

For transfer from the ICs 2 and 3 to the system controller IC 1, the DMA acknowledge signals 52 and 53 are issued to the ICs 2 and 3 respectively and the ICs 2 and 3 are placed in a high-impedance state in Lo pulse periods wherein the DMA acknowledge signals 52 and 53 are not effective so as to prevent signals from colliding against each other on the external data bus line 51.例文帳に追加

ＩＣ２、３からシステムコントローラＩＣ１に転送する場合は、ＩＣ２、３それぞれにＤＭＡアクノリッジ信号５２、５３を発行し、ＤＭＡアクノリッジ信号５２、５３が有効でないＬｏパルス期間のときＩＣ２，３は、外部データバスライン５１での信号衝突を防ぐためにハイインピーダンス状態とする。 - 特許庁

In communication with the mobile terminal using a Mobile IP, the router (MAG) performs proxy processing of the Mobile IP, and even if the mobile terminal moves to another link, the controller informs the router of an instruction to transfer binding cache, header compression information, and data addressed to the mobile terminal and stored in a buffer.例文帳に追加

Ｍｏｂｉｌｅ ＩＰを利用する移動端末と通信する場合において、ルータ（ＭＡＧ）が、Ｍｏｂｉｌｅ ＩＰの代理処理を行ない、移動端末が他のリンクに移動した場合でも、制御装置がルータに、バインディング・キャッシュ、ヘッダ圧縮情報及び移動端末宛のバッファに溜まったデータを転送するよう指示通知を送信する。 - 特許庁

The data transfer controller comprises: a link controller 100 for analyzing a packet received via a serial bus and generating a packet to be transmitted via the serial bus; an interface circuit 110 for executing interface processing with a display driver 6 connected via an interface bus; and a signal detection circuit 360 for detecting a vertical synchronizing signal VCIN for notifying the non-display period of a display panel and outputting a detection signal VDET.例文帳に追加

データ転送制御装置は、シリアルバスを介して受信したパケットの解析と、シリアルバスを介して送信するパケットの生成を行うリンクコントローラ１００と、インターフェースバスを介して接続される表示ドライバ６との間のインターフェース処理を行うインターフェース回路１１０と、表示パネルの非表示期間を通知するための垂直同期信号ＶＣＩＮを検出し、検出信号ＶＤＥＴを出力する信号検出回路３６０を含む。 - 特許庁

To not reduce transfer rate of data addressed to a specific mobile station UE transferred to a radio base station BTS from a radio network controller RNC when there is room in a radio transmission path established between the radio base station BTS and the specific mobile station UE or a buffer for the specific mobile station UE in the radio base station BTS.例文帳に追加

無線基地局ＢＴＳと特定の移動局ＵＥとの間で確立されている無線伝送路や、無線基地局ＢＴＳにおける特定の移動局ＵＥ用のバッファ等に余裕がある場合に、無線制御装置ＲＮＣから無線基地局ＢＴＳに対して転送される特定の移動局ＵＥ宛てのデータの転送速度を低下させない。 - 特許庁

From measured weight data by a weighing machine 7 mounted on a charger 5, a controller 34 predicts an amount (stack height) of grain with which each container is charged, and shortens a transfer time for a container K with a smaller charge of grain, so that the grain in a container with a small grain amount is prevented from being overdried.例文帳に追加

投入装置５に備えた計量機７による測定重量データを基に制御装置３４は各コンテナ内に投入される穀物の穀物量（堆積高さ）を推測するとともに、投入される穀物量が少ないコンテナＫほど移し替え時間を短くすることにより、穀物量が少ないコンテナにおいて穀物の過乾燥が防止できる。 - 特許庁

The masters are held as attribute data requiring no system change and recompilation of a program, and accept renewing indication of the masters from a controller via a maintenance PC 30 when requiring a change in the allocating conditions due to the change in the work environment and the transfer to the other post, and cope with the change in the shape of renewing the masters according to this indication.例文帳に追加

そして、上記マスタはシステムの変更やプログラムのリコンパイルなどを必要としない属性のデータとして保持されており、作業環境の変化や他部署への移設などのために割り付け条件の変更が必要となった場合は、保守用ＰＣ３０経由で管理者からマスタの更新指示を受け付け、これに従ってマスタを更新する形で対応する。 - 特許庁

To provide a power controller and a program, allowing an information processor supplied with power from a backup power source by an uninterruptible power supply when power supply from commercial power is stopped to transfer to a shutdown or hibernation state even when a power failure occurs in an STR (Suspend To Ram) state to prevent data loss or the like.例文帳に追加

商用電源からの電力供給が停止された際に無停電電源装置によりバックアップ電源から電力が供給される情報処理装置が、ＳＴＲ状態のときに停電が起きても、シャットダウンまたはハイバネーション状態に移行でき、データの消失等を防ぐことができる電源制御装置およびプログラムを提供すること。 - 特許庁

To efficiently transfer data to a device in an input/output controller and an input/output control method for controlling input/output from a host device to a plurality of slave devices, and to provide an information storage system.例文帳に追加

上位装置から複数の下位装置への入出力を制御するための入出力制御装置及び入出力制御方法並びに情報記憶システムに関し、デバイスと効率よくデータの転送を行なえる入出力制御装置及び入出力制御方法並びに情報記憶システム入出力制御装置を提供することを目的とする。 - 特許庁

A bus arbiter 13 checks the state of a DMA operation enable signal while a bus use request signal in an on state is supplied, and preferentially applies the use right of a system bus 14 to a DMA controller 15 when the DMA operation enable signal is put in an on state in order to execute data transfer between a memory 11 and an input/output device 12 continuously across a plurality of blocks.例文帳に追加

バスアービタ１３は、ＯＮ状態のバス使用要求信号が供給されている間、ＤＭＡ動作イネーブル信号の状態を調べ、ＯＮ状態であればシステムバス１４の使用権をＤＭＡコントローラ１５に優先的に与え、メモリ１１と入出力装置１２の間で複数のブロックを継続してデータ転送させる。 - 特許庁

A semiconductor test device 10 is provided with an address generator 13 generating a two-dimensional address given to a DUT 40, an address conversion part 16 converting the two-dimensional address A2 generated by the address generator 13 to one-dimensional address A4, and a collection memory controller 17 performing burst-transfer of fail data D3 output from a comparator 14 using an address A4 to a correction memory 18.例文帳に追加

半導体試験装置１０は、ＤＵＴ４０に与える二次元アドレスを生成するアドレスジェネレータ１３、アドレスジェネレータ１３が生成した二次元のアドレスＡ２を一次元のアドレスＡ４に変換するアドレス変換部１６、及びアドレスＡ４を用いてコンパレータ１４から出力されるフェイルデータＤ３を収集メモリ１８にバースト転送する収集メモリコントローラ１７を備える。 - 特許庁

The single-chip multiprocessor includes processing elements 16 each including a CPU 20, a network interface 32 connected to the CPU, an adjustable prefetch instruction cache 24 connected directly to the CPU and network interface, and a data transfer controller 30 connected directly to the CPU and a concentrated common memory 28 which is connected to the respective processing elements and shared by the processing elements.例文帳に追加

ＣＰＵ２０と、該ＣＰＵに接続しているネットワークインタフェース３２と、該ＣＰＵと該ネットワークインタフェースに直接接続しているアジャスタブルプリフェッチ命令キャッシュ２４と、該ＣＰＵに直接接続しているデータ転送コントローラ３０とを含んでなる複数のプロセッシングエレメント１６と、各プロセッシングエレメントに接続し各プロセッシングエレメントによって共有される集中共有メモリ２８とを含んでなるシングルチップマルチプロセッサ。 - 特許庁

The single-chip multiprocessor comprises a plurality of processing elements 16, including a CPU 20, a network interface 32 connected to the CPU, an adjustable pre-fetch instruction cache 24 directly connected to the CPU and the network interface, and a data transfer controller 30 directly connected to the CPU; and a centralized shared memory 28 connected to each processing element and shared by each processing element.例文帳に追加

ＣＰＵ２０と、該ＣＰＵに接続しているネットワークインタフェース３２と、該ＣＰＵと該ネットワークインタフェースに直接接続しているアジャスタブルプリフェッチ命令キャッシュ２４と、該ＣＰＵに直接接続しているデータ転送コントローラ３０とを含んでなる複数のプロセッシングエレメント１６と、各プロセッシングエレメントに接続し各プロセッシングエレメントによって共有される集中共有メモリ２８とを含んでなるシングルチップマルチプロセッサ。 - 特許庁