「first input delay」に関連した英語例文の一覧と使い方 - Weblio英語例文検索

A first delay apparatus outputs input data by delaying it for half the period of the input data.例文帳に追加

第１遅延器は入力データを入力データの半周期だけ遅延して出力する。 - 特許庁

A delay circuit 2 is connected between the first input terminal 3 and the second input terminal 4.例文帳に追加

第１の入力端子３と第２の入力端子４との間に遅延回路２が接続される。 - 特許庁

The input high-frequency signal is binalized by a comparator 1 to be input into a delay element 21 in the first stage of a delay element group 2.例文帳に追加

入力された高周波信号は、コンパレータ１で２値化され遅延素子群２の初段の遅延素子２１に入力される。 - 特許庁

A first delay circuit 102 makes an input signal delay, based on the delay control signal produced by the delay control signal arithmetic circuit 108.例文帳に追加

第１の遅延回路１０２は、遅延制御信号演算回路１０８が生成した遅延制御信号に基づいて、入力信号を遅延させる。 - 特許庁

The pulse signal input into the delay element 21 in the first stage is delayed by total delay time of the delay elements to be output from the final stage delay element 2n.例文帳に追加

初段の遅延素子２１に入力されたパルス信号は、遅延素子の合計遅延時間だけ遅延されて、最終段の遅延素子２ｎから出力される。 - 特許庁

A variable delay circuit delays a first input signal according to a delay adjustment signal and outputs the delayed signal as a first delayed signal.例文帳に追加

可変遅延回路は、第１入力信号を遅延調整信号に応じて遅延させ、第１遅延信号として出力する。 - 特許庁

The difference between an input signal delay time, by the first delay line and a clock signal delay time by the second delay line, has a different value for each clock control comparator.例文帳に追加

クロック制御コンパレータ毎に第１の遅延線による入力信号遅延時間と第２の遅延線によるクロック信号遅延時間との差は異なる値を持つ。 - 特許庁

An input signal is applied to the respective data terminals D1 and D2 of a first delay flip flop 51 and second delay flip flop 52.例文帳に追加

入力信号は第１の遅延フリップフロップ５１、第２の遅延フリップフロップ５２のデータ端子Ｄ１、Ｄ２に印加される。 - 特許庁

The first delay circuit 6 is configured by cascading a plurality of first delay stages 6a and an input signal is received by an initial stage of them.例文帳に追加

第１遅延回路６は、複数の第１遅延段６ａを縦続接続して構成されており、入力信号を初段で受けている。 - 特許庁

A detection unit 16 detects the number of delay elements used in the first delay unit 12 to delay an input signal just by a predetermined reference time.例文帳に追加

検出部１６は、第１遅延部１２が入力信号を所定の参照時間だけ遅延させるのに必要な遅延素子の段数を検出する。 - 特許庁

First pulse input terminals of a plurality of delay elements of a delay circuit 42 are respectively connected to corresponding one pulse output terminal of the plurality of the delay elements.例文帳に追加

遅延回路42の複数の遅延素子の各々の第１のパルス入力端子は複数の遅延素子の対応する１つのパルス出力端子に接続される。 - 特許庁

A first discharge circuit discharges the first input terminal during a period obtained, by subtracting target delay time from the period of an input clock within the first cycle of the input clock.例文帳に追加

第１ディスチャージ回路は入力クロックの第１サイクル内で入力クロックの周期から所定の目標遅延時間を引いた区間の間、第１入力端を放電させる。 - 特許庁

The first non-inverting amplifiers each receive an input signal from the input end with a specific delay time and give an output signal with a first delay time at the output end.例文帳に追加

第１の非反転増幅器はそれぞれ、入力端からの入力信号を固有の遅延時間で受け、出力端において第１の遅延時間で出力信号を与える。 - 特許庁

A delay time defining section 110 receives the prescribed continuous input signals and generates first to (n)th delay signals.例文帳に追加

遅延時間定義部１１０は所定の連続的な入力信号を受信し、第１ないし第ｎ遅延信号を発生する。 - 特許庁

The first input electric signal is inputted to an input electric signal delay circuit 168, produced and output as a delayed first input electric signal 169 by giving time delay equal to a chip period of a code.例文帳に追加

第1入力電気信号は、入力電気信号遅延回路168に入力されて、符号のチップ周期に等しい時間遅延が与えられて遅延第1入力電気信号169として生成されて出力される。 - 特許庁

In this signal transmitting circuit, a first signal transmission route 52 outputs a first output signal OS1 by delaying a first input signal IS1 just for first delay time.例文帳に追加

第１信号伝達経路５２は、第１入力信号ＩＳ１を第１遅延時間だけ遅延させて第１出力信号ＯＳ１を出力する。 - 特許庁

An auxiliary signal transmission route 56 outputs a first auxiliary signal TS1 by delaying the first input signal IS1 for the same delay time as the second delay time.例文帳に追加

補助信号伝達経路５６は、第２遅延時間と同一の遅延時間で第１入力信号ＩＳ１を遅延させて第１予備信号ＴＳ１を出力する。 - 特許庁

The delay detection circuit delays an input signal by the first time in response to an output signal, compares the input signal with the delayed input signal and generates a first signal.例文帳に追加

遅延検出回路は、出力信号に応答して入力信号を第１時間遅延させ、入力信号と遅延した入力信号とを互いに比較し、第１信号を発生させる。 - 特許庁

The inverting amplifier receives the input signal and gives an output signal with a second delay time at the output end longer than the first delay time.例文帳に追加

反転増幅器は、入力信号を受け、出力端において第１の遅延時間より大きい第２の遅延時間で出力信号を与える。 - 特許庁

To first and second delay circuits 10, 30, first and second selectors 11, 31 are connected to select and output one of the output signals of delay element stages, respectively, an AND gate 12 is disposed to receive the input signal of the delay circuits and the delay signal of the selector 11, and the output of the AND gate is set as the input signal of the delay circuit 30.例文帳に追加

第１及び第２の遅延回路１０，３０毎に、各遅延素子段の出力信号のいずれかを選択して出力する第１及び第２のセレクタ１１，３１を接続し、遅延回路の入力信号とセレクタ１１の遅延信号とを入力するＡＮＤゲート１２を設け、ＡＮＤゲートの出力を遅延回路３０の入力信号とする。 - 特許庁

The adjustable delay cell adjusts a speed at which an input signal is transmitted responsive to a first control signal.例文帳に追加

調整可能なディレイセルは、第１制御信号によって第１入力信号を伝達する速度を調節する。 - 特許庁

According to the embodiment of this invention, recorded data is input to first and second pulse delay circuits, first and second control signals for setting delay amounts are input to the first and second pulse delay circuits, a latch circuit is set/reset based on first and second delay pluses obtained from the first and second delay circuits, and the output of the latch circuit is output as a laser diode driving time setting pulse.例文帳に追加

この発明の実施の形態は、記録データを第１と第２のパルス遅延回路に入力し、前記第１と第２のパルス遅延回路に対してそれぞれ遅延量を設定する第１と第２の制御信号を入力し、前記第１と第２の遅延回路から得られる第１と第２の遅延パルスによりラッチ回路のセット・リセットを行い、前記ラッチ回路の出力を前記レーザーダイオード駆動時間設定パルスとして出力する。 - 特許庁

Each circuit component switches its output level in response to a transition of its input level and exhibits a delay in switching its output level, and the delay includes a first delay associated with a first switching of its output level and a second delay associated with a second switching.例文帳に追加

各回路構成要素は、その入力レベルの遷移に応答してその出力レベルを切り替え、その出力レベルを切り替える際に遅延を呈し、該遅延は、その出力レベルの第１のスイッチングと第１の遅延と、第２のスイッチングと第２の遅延とを含む。 - 特許庁

This output buffer circuit has a plurality of delay circuits connected in series, a first output buffer for acquiring input via at least one of the delay circuits, and a second output buffer having an output terminal commonly connected to the output terminal of the first output buffer and acquiring input via the delay circuit of the larger number than the delay circuit used in the first output buffer.例文帳に追加

直列に接続された複数の遅延回路と、少なくとも１つの前記遅延回路を介して入力を得る第１の出力バッファと、前記第１の出力バッファの出力端子と共通接続される出力端子を有し、前記第１の出力バッファよりも多くの遅延回路を介して入力を得る第２の出力バッファとを有する。 - 特許庁

A first threshold value timing detector 103 utilizes a delay profile which is formed by a delay profile formation part 102, and a first threshold value 330 which is input from a first threshold value calculation part 105 and selects the fastest reception timing which exceeds the first threshold value among the timings in which a correlation value of the delay profile is maximized.例文帳に追加

第一閾値タイミング検出部103は、遅延プロファイル生成部102で作成された遅延プロファイルと第一閾値算出部105から入力される第一閾値330を利用して、遅延プロファイルの相関値が極大となるタイミングのうち、第一閾値を超え且つ最も受信タイミングの早いものを選択する。 - 特許庁

The semiconductor integrated circuit device is provided with a first delay time decision circuit deciding a signal delay time by a test clock through a dummy input/output circuit set equally to a signal delay time of a first output circuit and the first and second input circuits, and the decision area is temporally changed on the basis of a decision result of the first delay time decision circuit.例文帳に追加

上記第１出力回路及び上記第１、第２入力回路の信号遅延時間に同等に設定されたダミー入力・出力回路を通したテストクロックにより信号遅延時間を判定する第１遅延時間判定回路とを設け、上記判定領域を上記第１遅延時間判定回路の判定結果に基づいて時間的に変化させる。 - 特許庁

When the Tr is equal to or greater than the Tcl, the delay setting part 8 sets the first clock to the input clock of the FF1, and sets the second clock after delaying the first clock by the Tr with a delay circuit to the input clock of the FF2.例文帳に追加

遅延設定部８は、ＴｒがＴｃｌ以上のときには、第１のクロックをＦＦ１の入力クロックに設定し、第１のクロックをＴｒだけ遅延回路で遅延させた第２のクロックをＦＦ２の入力クロックに設定する。 - 特許庁

At this time, since the variable delay circuit group 3 is composed of second variable delay circuits 2-1 to 2-4 for generating delays equal to a first variable delay circuit 1, the first variable delay circuit 1 adds a delay matched with a delay by means of the second variable delay circuits 2-1 to 2-4 to an input signal and outputs it simultaneously with the feedback control.例文帳に追加

このとき、可変遅延回路群３は、第１の可変遅延回路１と等しい遅延を生じさせる第２の可変遅延回路２−１乃至２−４から構成されているので、第１の可変遅延回路１は、前記フィードバック制御と同時に第２の可変遅延回路２−１乃至２−４による遅延と一致した遅延を入力信号に付加して出力する。 - 特許庁

A multi-tap delay circuit 14 of an echo device 1 outputs echo signals (first echo signals) resulting from delaying an original sound signal input to an input terminal 11 by delay times t11, t12, ..., t1n.例文帳に追加

エコー装置１のマルチタップ遅延回路１４は、入力端子１１に入力された原音信号を遅延時間ｔ１１，ｔ１２，…，ｔ１ｎずつ遅延させたエコー信号（第１エコー信号）を出力する。 - 特許庁

The plurality of the delay elements delay pulse output signals input into the first pulse input terminals according to analog signal inputs into an analog signal input terminals and output the same from the pulse output terminals, and any one of the plurality of the delay elements receives a pulse signal from the outside.例文帳に追加

また、複数の遅延素子は、第１のパルス入力端子に入力されたパルス出力信号を、アナログ信号入力端子に入力されたアナログ信号に応じて遅延させてパルス出力端子から出力し、複数の遅延素子のいずれか１つは外部からパルス信号が入力される。 - 特許庁

The edge detection means comprises: a differential delay circuit 1 outputting a signal obtained by delaying the input FM signal; and a differential AND circuit 2 which inputs the input FM signal as first input and a signal outputted from the differential delay circuit as second input.例文帳に追加

エッジ検出手段は、入力ＦＭ信号を遅延させた信号を出力する差動遅延回路１と、入力ＦＭ信号を第１の入力とし、差動遅延回路から出力された信号を第２の入力とする差動ＡＮＤ回路２とからなる。 - 特許庁

An XOR gate performs an XOR operation of the input data and an output signal of the first delay apparatus and outputs result of the operation.例文帳に追加

ＸＯＲゲートは入力データ及び第１遅延器の出力信号をＸＯＲ演算して出力する。 - 特許庁

The delay line is provided with a plurality of selectively and serially connected first delay devices having fixed prescribed delay time, has the number of the serially connected first delay devices adjusted in response to a prescribed shift signal, receives an input clock signal and generates an output clock signal.例文帳に追加

遅延ラインは、固定された所定の遅延時間を有し、選択的に直列連結される複数の第１遅延素子を備え、所定のシフト信号に応答して直列連結される第１遅延素子の個数が調節され、入力クロック信号を受信して出力クロック信号を発生する。 - 特許庁

In the clock control circuit 10, a group of delay circuits 100 includes first to sixty-third delay circuits 201-263 for delaying input clock signals IN in steps, and a temporary zeroth delay circuit that outputs the input clock signals IN.例文帳に追加

クロック制御回路１０において、遅延回路群１００は、入力クロック信号ＩＮを段階的に遅延せしめる第１〜第６３遅延回路２０１〜２６３、および入力クロック信号ＩＮ自体を出力する仮の第０の遅延回路を含む。 - 特許庁

An output signal from the first delay circuit 1 and an output signal from the second delay circuit 2 are inputted to separate input terminals of a flip-flop 3.例文帳に追加

そして、第一の遅延回路１からの出力信号および第二の遅延回路２からの出力信号を、フリップフロップ３の別個の入力端子へと入力させる。 - 特許庁

The N pieces of delay circuits DL11-DL13 are serially connected so that a first delay part for delaying the tail edge of an input pulse in a prescribed time, and for outputting it can be constituted.例文帳に追加

Ｎ個の遅延回路ＤＬ１１〜ＤＬ１３は、縦列接続されて、入力パルスの後縁を所定時間遅延して出力する第１の遅延部を構成する。 - 特許庁

A radio communication apparatus comprises: a distribution means for distributing input signals to a first branch input signal and a second branch input signal; a delay circuit, using a transistor, for delaying a phase of said first branch input signal; and a multiplication means for multiplying said second branch input signal by the phase-delayed first branch input signal.例文帳に追加

入力信号を第１の分岐入力信号及び第２の分岐入力信号に分配する分配手段と、前記第１の分岐入力信号の位相を遅延させる、トランジスタを用いた遅延回路と、前記第２の分岐入力信号に、位相を遅延した前記第１の分岐入力信号を乗算する乗算手段と、を備える。 - 特許庁

A first delay part 101 delays Ich input data just by the number of taps, an addition delay part 102 makes the Qch input data more delayed than I channel data so that product-sum operation timings of the Q channel data and I channel data do not match, and a second delay part 103 delays the Qch input data from the addition delay part 102 just by the number of taps.例文帳に追加

第１の遅延部１０１がそのタップ数分だけＩｃｈ入力データを遅延させ、追加遅延部１０２がＱｃｈ入力データをＩチャネルデータよりも遅延させてＱチャネルデータとＩチャネルデータの積和演算タイミングがずれるようにし、第２の遅延部１０３が追加遅延部１０２からのＱｃｈ入力データをそのタップ数分だけ遅延させる。 - 特許庁

Therefore, since delay control in the first variable delay circuit is performed on the basis of phase comparison, error hardly occurs in the delay values, while being hardly affected by the input signal, element parameters and environmental changes.例文帳に追加

従って、第１の可変遅延回路における遅延制御は、位相比較に基づいて行われるため、入力信号、素子パラメータ及び環境変化の影響を受けにくく、遅延値に誤差が極めて生じにくい。 - 特許庁

A phase detector (720) compares phase between a first timing signal input (704) and the delay line output (706).例文帳に追加

位相検知器（７２０）は第一タイミング信号入力端（７０４）と遅延線出力端（７０６）との間で位相を比較する。 - 特許庁

Both the flip flop circuit and the transfer signal generation circuit are circuits which output a signal input to a first input terminal with a half clock cycle delay.例文帳に追加

フリップフロップ回路と転送信号生成回路は共に、第１の入力端子に入力された信号を半クロック周期分遅らせて出力する回路である。 - 特許庁

An adder 15 adds the output signals of the first and second delay devices 14-1 and 14-2 and the input signals of the first delay device 14-1 and then, perform inverse spread and correlation value computation based on a phase detected in a synchronization part 13.例文帳に追加

加算器15は第１、第２の遅延器14-1、14-2の出力信号、および第１の遅延器14-1の入力信号を加算した後、同期部13で検出された位相をもとに逆拡散と相関値演算を行なう。 - 特許庁

In an EXOR circuit 108 to which the input signals and the delay signals of the input signals are input, ON/OFF of the first and the second Nch type transistors (105 and 106) for the conduction is controlled.例文帳に追加

入力信号と入力信号の遅延信号とが入力されたＥＸＯＲ回路１０８で第１と第２の導電用Ｎｃｈ型トランジスタ（１０５、１０６）のオンオフを制御する。 - 特許庁

The oscillation circuit oscillates at a first frequency by enabling the delay speed adjustment circuit when no test signal is input and oscillates at a second frequency shorter than the first frequency by disabling the delay speed adjustment circuit when the test signal is input.例文帳に追加

発振回路は、テスト信号が入力されていないとき、遅延速度調整回路を有効にして第１の周期で発振し、テスト信号が入力されているとき、遅延速度調整回路を無効化して、第１の周期よりも短い第２の周期で発振する。 - 特許庁

The reset signal is output to an arithmetic processing unit with random delay from the timing at which the reset signal for resetting the counter of a random number is input to a first random delay part.例文帳に追加

乱数のカウンタをリセットするリセット信号が第１ランダム遅延部に入力されたタイミングからランダムに遅延させて、演算処理装置にリセット信号を出力することを特徴とする。 - 特許庁