「first input delay」に関連した英語例文の一覧と使い方(3ページ目) - Weblio英語例文検索

The delay amounts of each of combination circuits 13, 14 are measured by setting a second input terminal 19B of a selector switch 19 to selection state, a first input terminal 20A of a selector switch 20 to selection state, and by transitioning the phase of a test clock TCK.例文帳に追加

切替スイッチ１９は第２入力端子１９Ｂを選択状態、切替スイッチ２０は第１入力端子２０Ａを選択状態とし、テストクロックＴＣＫの位相を遷移させて、組合せ回路１３、１４のそれぞれの遅延量を測定する。 - 特許庁

A synchronizing device for synchronizing an input signal and a clock signal includes sample means 102 and 103 for sampling the input signal at the first and second sample timing of a predetermined interval, and delay control means 112 for shifting both the first and second sample timing at a synchronous leading-in time and for narrowing the interval between the first and second sample timing at a synchronous following time.例文帳に追加

入力信号とクロック信号を同期させる同期装置は、入力信号を、所定の間隔の第１と第２のサンプルタイミングでサンプルするサンプル手段１０２，１０３と、同期引き込み時に、第１と第２のサンプルタイミングをともにずらし、同期追従時に、第１と第２のサンプルタイミングの間隔を狭める遅延制御手段１１２とを備える。 - 特許庁

The latency counter includes a clock delay module for delaying an input clock based on at least one delay amount to output it as a delayed input clock, a frequency detector for detecting the frequency of a specific signal in a memory to set a delay amount based on this frequency, and a delay control signal generation module for outputting first and second delayed control signals corresponding to memory access control signals.例文帳に追加

レイテンシーカウンターは、少なくとも１つの遅延量に基づいて入力クロックを遅延させ、遅延済み入力クロックとして出力するクロック遅延モジュールと、メモリーにおける特定信号の周波数を検出し、これに基づいて遅延量を設定する周波数検知器と、遅延済み入力クロックと出力クロックに基づいて、メモリーアクセス制御信号に対応する第一遅延済み制御信号と第二遅延済み制御信号を出力する遅延制御信号発生モジュールとを含む。 - 特許庁

A signal synthesizing circuit 5 synthesizes the outputs of the first and the second delay inserting circuits 3 and 4, forms a signal OUT obtained by delaying the input signal IN by the time TD and outputs it.例文帳に追加

信号合成回路５は、第一および第二の遅延挿入回路３，４の出力を合成して、入力信号ＩＮを時間ＴＤ遅延させた信号ＯＵＴを形成し出力する。 - 特許庁

A replica circuit used for the DLL circuit includes a delay circuit to which a first power supply voltage is supplied and an input clock signal to a clock buffer is inputted and from which a replica clock signal is outputted.例文帳に追加

ＤＬＬ回路に使用されるレプリカ回路は、第１の電源電圧が供給され、クロックバッファへの入力クロック信号が入力され、レプリカクロック信号を出力する遅延回路を含む。 - 特許庁

A first AND gate 7 ANDs the input data signal and the inverting output, and a second AND gate 8 ANDs the noninverting output and the output f of the delay circuit 10.例文帳に追加

第１のＡＮＤゲート７は入力データ信号と逆相出力との論理積演算を行い、第２のＡＮＤゲート８は正相出力と遅延回路１０の出力ｆとの論理積演算を行う。 - 特許庁

At first, a delay circuit DL inputs a reset signal to an interruption terminal (XINT) of the CPU, the fraudulent reset flag is turned on by the interruption processing, and then the reset signal is input in the reset terminal (XSRST).例文帳に追加

遅延回路ＤＬにより、まず、ＣＰＵの割り込み端子（ＸＩＮＴ）にリセット信号が入り、割り込み処理により不正リセットフラグがオンにされ、その後、リセット端子（ＸＳＲＳＴ）にリセット信号が入る。 - 特許庁

In the inverter driving device, a delay circuit is installed on the inside of each of a plurality of inverters, each delay circuit determines a charge/discharge passage by an input on/off signal, a delay on/off signal delayed only a constant time, while first voltage and second voltage are swung, is produced, and corresponding inverter controls a lamp part with the delayed on/off signal.例文帳に追加

インバータ駆動装置は、複数のインバータ各々の内部に遅延回路が設けられ、各遅延回路は入力オン/オフ信号によって充放電の経路が決められ、第１電圧と第２電圧間をスイングしながら一定時間だけ遅延させた遅延オン/オフ信号を生成し、その遅延オン/オフ信号によって対応するインバータがランプ部を制御する。 - 特許庁

A second delay time decision circuit 43 receives the data strobe signal inputted through the first input circuit, and decides an arrival delay time to an internal clock inside a prescribed decision area, and the data inputted through the second input circuit sampled by use of the data strobe signal are synchronized with the internal clock.例文帳に追加

上記第１入力回路を通して入力されたデータストローブ信号を受けて所定の判定領域内での内部クロックに対する到達遅延時間を第２遅延時間判定回路で判定し、上記データストローブ信号を用いてサンプリンされた上記第２入力回路を通して入力されたデータを上記内部クロックに同期化する。 - 特許庁

It is equipped with an output delay circuit 31 which outputs a stop command signal to the control circuit 17 when the abnormality detection signal from the input detecting circuit 21 continues for a first time T1 or over, and when the control circuit 17 receives the input of the stop command signal from this output delay circuit 31, it stops the output of the power unit 1 immediately.例文帳に追加

入力検出回路２１からの異常検出信号が第１の時間Ｔ１以上継続すると、制御手段１７に停止指令信号を出力する出力遅延回路３１を備え、この出力遅延回路３１からの停止指令信号を制御回路１７が入力すると、電源装置１の出力を直ちに停止させる。 - 特許庁

When an amplitude voltage (first power supply voltage VDDL) of an input signal of an input terminal in is changed to a high voltage, and an amplitude voltage (second power supply voltage VDDH) of an output signal of an output terminal out is changed to a low voltage, a fall delay time of the signal from the output terminal out easily becomes longer than a rise delay time.例文帳に追加

入力端子ｉｎの入力信号の振幅電圧（第１の電源電圧ＶＤＤＬ）が高く変更され、出力端子ｏｕｔの出力信号の振幅電圧（第２の電源電圧ＶＤＤＨ）が低く変更された場合には、出力端子ｏｕｔからの信号の立下り遅延時間は立上り遅延時間よりも長くなり易い。 - 特許庁

The control part has a stopping delay function continuing operation without stopping the inverter when the detected value of the material detecting part enters the first region after a stopping delay condition at which the input current exceeds a prescribed value is satisfied.例文帳に追加

制御部は、入力電流が所定値を超えることを停止遅延条件とし、停止遅延条件が満たされた後に、材質検出部の検出値が第１の領域内に入ったことを示したときは、インバータを停止させずに動作を継続させる、停止遅延機能を有する。 - 特許庁

Between an input terminal and an output terminal of the transistor cell, a plurality of third basic cells 60 for delay adjustment are arranged while a first basic cell 40 and a second basic cell 50 are arranged between the input terminal and the third cells and between the output terminal and the third cells, respectively.例文帳に追加

トランジスタセルは入出力端子の間に、遅延調整領するための複数の第３基本セル６０が配置され、入力端子及び出力端子と３基本セルとの間には夫々第１基本セル４０及び第２基本セル５０が配置されている。 - 特許庁

Further, the delay amounts of each of combination circuits 23, 24 are measured by setting a first input terminal 19A of the selector switch 19 to selection state, a second input terminal 20B of the selector switch 20 to selection state, and by transitioning the phase of the test clock TCK.例文帳に追加

また、切替スイッチ１９は第１入力端子１９Ａを選択状態、切替スイッチ２０は第２入力端子２０Ｂを選択状態とし、テストクロックＴＣＫの位相を遷移させて、組合せ回路２３、２４のそれぞれの遅延量を測定する。 - 特許庁

Specifically, the rectangular voltage generated by the lamp drive circuit 4 is supplied directly to one input of an EXOR circuit 3b, and through a first delay circuit 3a to another input thereof.例文帳に追加

具体的には、ランプ駆動回路部４が発生させる矩形状の電圧をスイッチ駆動回路３に入力し、この矩形状の電圧及びこの矩形状の電圧を第１の遅延回路３ａで所定時間遅らせた電圧をＥＸＯＲ回路３ｂに入力する。 - 特許庁

A semiconductor device includes a first and second delay elements 121 and 122 having mutually different operating conditions, a detecting circuit 123 for detecting a transmission rate difference of a pulse signal P simultaneously input to the first and second delay elements 121 and 122, and a set-up circuit 124 for generating a selection signal SEL based on the detected result of the detecting circuit 123.例文帳に追加

互いに動作条件が異なる第１及び第２の遅延素子列１２１，１２２と、第１及び第２の遅延素子列１２１，１２２に同時に入力されたパルス信号Ｐの伝搬速度差を検出する検出回路１２３と、検出回路１２３による検出結果に基づいて選択信号ＳＥＬを生成する設定回路１２４とを備える。 - 特許庁

This invention provides the cascade-connected mixer wherein all output signals from a second digital mixer are outputted to a first digital mixer, and a delay resulting from summing an input of the first digital mixer and cascade outputs of the second digital mixer is set to the same value as a total delay in the second digital mixer.例文帳に追加

第２のデジタルミキサの全ての出力信号が，第１のデジタルミキサに出力されるようにカスケード接続されたミキサ装置であって，前記第１のデジタルミキサにおいて，前記第１のデジタルミキサの入力から前記第２のデジタルミキサのカスケード出力の加算までのディレイ量は，前記第２のデジタルミキサにおける合計ディレイ量と同一値に設定される。 - 特許庁

A tracking error signal generating device 10 has a light receiving element P1 that receives reflected light from an optical disk at a first timing and a light receiving element P4 that receives reflected light from the optical disk at a second timing, which is behind the first timing by an input delay time.例文帳に追加

トラッキングエラー信号生成装置１０は、光ディスクの反射光を第１のタイミングで受光する受光素子Ｐ１と、光ディスクの反射光を第１のタイミングから入力遅延時間だけ後の第２のタイミングで受光する受光素子Ｐ４を有する。 - 特許庁

A delay clock control circuit 14 operates so as to make a through current flow to a connection node of the first and the second inverters 12 and 13 to cause charge contention for a predetermined period of time during the transition of an input of the components.例文帳に追加

遅延クロック制御回路１４は、構成要素の入力の遷移時において、第１および第２のインバータ１２，１３の接続ノードに貫通電流が流れ、電荷競合が所定時間発生するように、動作する。 - 特許庁

A first FF circuit 144 outputs an input signal synchronously with the rising of a clock signal, and a signal delay means 115 delays the output signal only by a prescribed time shorter than one cycle of the clock signal.例文帳に追加

クロック信号の立ち上がりに同期して第一ＦＦ回路１１４が入力信号を出力し、この出力信号を信号遅延手段１１５がクロック信号の一周期より短い所定時間だけ遅延させる。 - 特許庁

The delta-sigma AD converter for quantizing and converting an input analog signal to an output digital signal has a first stage for outputting the input analog signal via a coefficient buffer 101, an arithmetic unit 102, delay units 103, 105 and a coefficient buffer 106 to an arithmetic unit 107 in the latter stage.例文帳に追加

入力アナログ信号を量子化して出力ディジタル信号に変換するデルタシグマ型ＡＤ変換器の１段目では、入力アナログ信号が係数バッファ１０１、演算器１０２、遅延器１０３、１０５、係数バッファ１０６を経由して後段の演算器１０７に出力される。 - 特許庁

Whether or not an input address indicates the address of its own station is determined every time the head of a first period is detected, and if it is the address of the own station, after a first delay period obtained by multiplying a first positive integer by a cycle, the address and data corresponding to the address are output to a downstream side bus.例文帳に追加

第１の期間の先頭を検出する度に、入力したアドレスが自局のアドレスであるか否かを判定し、自局のアドレスである場合に、第１の正の整数を周期に乗じた第１の遅延期間だけ遅延させて当該アドレスおよび当該アドレスに対応するデータを下流側のバスに出力する。 - 特許庁

First, control is performed in such ways that a discrete value is fixed with respect to the reference signal within the range of advance and delay times to change the generation timing of the input signal to a simulation object circuit 15 and that the input signal generation timing is delayed by fixed time in accordance with a time increment width concerning the reference signal within the range of the advance and delay times at every simulation.例文帳に追加

まず、進み、遅れ時間の範囲内で基準信号に対し離散的な値を定め、シミュレーション対象回路１５への入力信号の発生タイミングを変化させるること及びシミュレーション毎に進み、遅れ時間の範囲内で基準信号に対し、時間的なインクリメント幅に応じ、入力信号の発生タイミングを一定時間遅らせるという、それぞれの制御を行う。 - 特許庁

This delay filter 10 has an input terminal 12, an output terminal 14 and a plurality of λ/4 resonators (a first resonator 16A to a fourth resonator 16D) electrically connected between the input terminal 12 and the output terminal 14 and includes a bandpass filter 18 in which capacity coupling is performed among the first resonator 16A and the fourth resonator 16D.例文帳に追加

遅延フィルタ１０は、入力端子１２と、出力端子１４と、これら入力端子１２及び出力端子１４間に電気的に接続された複数のλ／４共振器（第１共振器１６Ａ〜第４共振器１６Ｄ）を有し、第１共振器１６Ａ〜第４共振器１６Ｄ間が容量結合されたバンドパスフィルタ１８を具備する。 - 特許庁

A signal from a NAND output terminal 7 of an AND circuit 3 in a first stage is divided into two and provides k (k is an integer ≥1) periods of the clock signal of the delay difference between the divided outputs by delay elements 26, 27 for connecting to input terminals 21, 22 of an AND circuit 25 in a second stage.例文帳に追加

１段目の論理積回路３の否定論理積出力端子７の信号を２分岐して該２分岐された出力間に遅延素子２６，２７によりクロック信号のｋ周期（ｋは１以上の整数）分の遅延差を与えて２段目の論理積回路２５の入力端子２１，２２に接続する。 - 特許庁

Then, the phase comparator 13 is connected to the DLL loop by the switching circuit 15 at a timing of rise edge of the input clock CLK1, the number of steps of delay cells of the first variable delay circuit 11 is set at the number of steps corresponding to a counter value of the counter 14, and a usual DLL locking operation is performed.例文帳に追加

そして、入力クロックＣＬＫ１の立上りエッジのタイミングで、切換回路１５により位相比較器１３をＤＬＬループに接続するとともに、カウンタ１４のカウンタ値に相当する段数に、第１可変遅延回路１１の遅延セル段数を設定してから、通常のＤＬＬロック動作を行わせる。 - 特許庁

First to M+N-th delay parts 32-38 delay input data DA by the mutually different M+N (in this case, M and N are respectively an integer ≥2) pieces of time and output the delayed data one by one with the time difference of T/M+N (in this case, T is time required for shifting the level of output data).例文帳に追加

第１〜第Ｍ＋Ｎ遅延部32〜38は、入力データDAを相異なるＭ＋Ｎ（ここで、Ｍ及びＮの各々は２以上の整数）個の時間だけ遅延させ、遅延されたデータをＴ／Ｍ＋Ｎ（ここで、Ｔは出力データのレベルが転移されるために必要な時間である）の時間差をおいて一つずつ出力する。 - 特許庁

In the optical transmitter, the optical signal which is outputted from a signal generator 100, branched by an electric branch unit 110, given by a time delay by a delay unit 120, intensity modulated by a third signal, and output from a light source 130 is input to an optical branch unit 140, and branched to first and second optical branch signals.例文帳に追加

信号生成部１００から出力され、電気分岐部１１０で分岐され、遅延部１２０で時間遅延を与えられ第３の信号によって強度変調された、光源１３０から出力される光信号を、光分岐部１４０へ入力し、第１及び第２の光分岐信号に分岐する。 - 特許庁

The ΔΣ modulation circuit has: a first integrator and a second integrator connected in series; a quantizer connected to an output of the second integrator; a delay device arranged in a feedback path from the output of the quantizer to the input of the first and the second integrator.例文帳に追加

ΔΣ変調回路は、直列に接続された第１積分器および第２積分器と、第２積分器の出力に接続される量子化器と、量子化器の出力から第１および第２積分器の入力へのフィードバック経路に配置された遅延器を有する。 - 特許庁

The ΔΣ modulation circuit additionally has: an adder for generating the difference between the output and the input of the quantizer; and a feedback circuit including a delay device for connecting the output of the adder to either output of the first and the second integrator.例文帳に追加

また、ΔΣ変調回路は、量子化器の出力と入力との差分を生成する加算器と、加算器の出力を第１および第２積分器のいずれかの出力に接続する遅延器を含むフィードバック回路を有する。 - 特許庁

This phase mixer 120 has first and second phase delay parts 121 and 122 for outputting first and second output voltages having phases respectively corresponding to the first and second input voltages, an intermediate phase outputting part 130 for outputting third and fourth output voltages having an intermediate phase between the first and second input voltages, and an output selecting part 140 for selecting two output voltages among many output voltages and outputting the two output voltages.例文帳に追加

位相混合器１２０は、第１及び第２入力電圧の位相にそれぞれ対応する位相を有する第１及び第２出力電圧を出力する第１及び第２位相遅延部１２１，１２２と、第１及び第２入力電圧の中間位相を有する第３及び第４出力電圧を出力する中間位相出力部１３０と、多数の出力電圧のうち２つの出力電圧を選択して出力する出力選択部１４０とを有する。 - 特許庁

The first block 101 is composed of a plurality of input waveguides 103, a slab waveguide 104, delay waveguide arrays 105, and slender grooves 106 filled with resin, and the second block 102 is composed of a plurality of input waveguides 107, a slab waveguide 108 and a plurality of output waveguides 109.例文帳に追加

第１ブロック１０１は、複数の入力導波路１０３、スラブ導波路１０４、遅延導波路アレイ１０５、及び樹脂が充填された細溝１０６から構成され、第２ブロック１０２は、複数の入力導波路１０７、スラブ導波路１０８、及び複数の出力導波路１０９から構成される。 - 特許庁

The delay time control part 7 is configured so that rise or fall of input signals inputted to gates of first and second N-channel MOS transistors 4 and 5 of the level shift part 8 and the gate of a third N-channel MOS transistor 6 of the CMOS output part 12 may be delayed to input signals IN.例文帳に追加

遅延時間制御部７は、レベルシフト部８の第１、第２のＮチャンネルＭＯＳトランジスタ４、５のゲートと、ＣＭＯＳ出力部１２の第３のＮチャンネルＭＯＳトランジスタ６ゲートとに入力する入力信号の立ち上がり又は立ち下りを入力信号ＩＮに対して遅延するように構成されている。 - 特許庁

The output signals c, d of a first and a second comparators 22, 23 are given respectively to the input side of the exclusive OR circuit 24, and the discrimination signal e outputted from the exclusive OR circuit 24 is given to the delay circuit 25.例文帳に追加

第１及び第２のコンパレータ２２，２３からの出力信号ｃ，ｄは排他的論理和回路２４の入力側にそれぞれ与えられ、その排他的論理和回路２４から出力される判別信号ｅが遅延回路２５に与えられる。 - 特許庁

When testing the A-D conversion circuit 3, an input pulse Pin is inputted to a delay unit DU(1) on a first stage and operated in a test mode during which a sampling term TS is shorter than a real mode (actual use), so that the ring delay circuit 30 is tested and separately, the test clock CKT is inputted and operated to test the counter 36.例文帳に追加

このＡ／Ｄ変換回路３の試験を行う時には、初段の遅延ユニットＤＵ（１）に入力パルスＰｉｎを入力し、サンプリング周期ＴＳが実モード（実使用）時より短いテストモードで動作させることで、リング遅延回路３０の試験を行い、これとは別に、テストクロックＣＫＴを入力して動作させることで、カウンタ３６の試験を行う。 - 特許庁

Scanning only flip-flops 10 and 11 for reducing the wiring delay are inserted between an input pad 5 for test data and the first-stage flip-flop 8 on a scan chain, and a scanning only flip-flop 12 for reducing the wiring delay is inserted between the last-stage flip-flop 9 on the scan chain and an output pad 6 for the test result.例文帳に追加

テストデータの入力パッド５とスキャンチェーン上の初段フリップフロップ８との間に配線遅延を減少させるためのスキャン専用フリップフロップ１０，１１を、スキャンチェーン上の最終段フリップフロップ９とテスト結果の出力パッド６との間に配線遅延を減少させるためのスキャン専用フリップフロップ１２をそれぞれ挿入する。 - 特許庁

The plurality of waveguides 140 are connected between the input ports and the output ports in an arrangement such that a first signal entering the device and mapped to any one of the output ports 130 experiences a delay that is different from a delay that is experienced by a second signal entering the device and mapped to a different one of the output ports.例文帳に追加

当該装置に入り且つ前記出力ポート１３０の何れかに対応付けられる第１信号が或る遅延を受けるような配置で、入出力ポート間に複数のウェーブガイド１４０が接続され、その遅延は、当該装置に入り且つ出力ポートとは異なるものに対応付けられる第２信号が受ける遅延とは異なる。 - 特許庁

The first signal processing unit writes and reads an input signal, to and out of the delay memory through the access circuit and performs first signal processing for writing and reading the signal to and out of the double memories in each sampling cycle, according to a control signal generated by the μ program.例文帳に追加

第１信号処理部は、各サンプリング周期毎に、μプログラムから生成される制御信号に基づいて、入力信号に対して、アクセス回路を用いて行われる遅延メモリに対する信号の書込み及び読出しと、二重化メモリに対する信号の書込み及び読出しを含む第１信号処理を施す。 - 特許庁

Also, the normal image signal 1 is delayed for one frame by a first delay circuit 58c and is operated for averaging with a normal image signal 2 input in the next cycle by a first averaging circuit 58d, and a normal image signal b after the operation is recorded in a second image memory 58e as a signal of a second field.例文帳に追加

また、この通常画像信号１は、第１遅延回路５８ｃで１フレーム分遅延され、第１平均化回路５８ｄにおいて次のサイクルで入力される通常画像信号２と平均化演算され、演算後の通常画像信号ｂは第２フィールドの信号としてとして第２画像メモリ５８ｅに記憶される。 - 特許庁

The phase setting circuit 10 is designed to supply a base clock to a first circuit block BL1 as a clock A, and to set the amount of the phase shift (delay time) of respective clocks B, C, D based on voltages to be respectively supplied to external input terminals A, B, C.例文帳に追加

位相設定回路１０は、ベースクロックをクロックＡとして第１の回路ブロックＢＬ１へ供給し、各外部入力端子Ａ，Ｂ，Ｃに供給される各電圧に基づいて各クロックＢ，Ｃ，Ｄの位相ずれ量（遅延時間）をそれぞれ設定する。 - 特許庁

Current-carrying control to a ceramic heater 701 conducts on-off switching for the triac after a first delay time (approximately 2 ms) with reference to the rise edge (a point changing off to on) of the zero cross signal when a positive voltage is input from the AC power source 901.例文帳に追加

セラミックヒータ７０１への通電制御は、交流電源９０１から正電圧が入力される時、ゼロクロス信号の立ち上がりエッジ（オフからオンに変化するポイント）を基準に、第１の遅延時間（略２ｍｓ）後にトライアックのオンオフ切り替えを行う。 - 特許庁

Concerning this timing verification method, when a PLL circuit exists on a clock path formed between a clock supply terminal for supplying a first clock designated as a verification object and the clock input terminal of an FF set at the terminal as a verification object, a second terminal clock delay value is found on the basis of a first terminal clock delay value DCE1, the jitter of the PLL and an stationary phase error.例文帳に追加

開示されるタイミング検証方法は、検証対象として指定された第１のクロックを供給するクロック供給端と検証対象として終点に設定されたＦＦのクロック入力端子との間に形成されたクロック・パス上にＰＬＬ回路が存在する場合には、第１終点クロック遅延値ＤＣＥ１と、終点ループ遅延値と、ＰＬＬにおけるジッタ及び定常位相誤差とに基づいて、第２終点クロック遅延値を求める。 - 特許庁

The scan test circuit includes: a plurality of flip-flops connected in parallel to the scan chain; a clock generation circuit generating a clock supplied to the flip-flop; and a phase delay buffer for input of a clock supplied to the first flip-flop and for output of a clock supplied to the second flip-flop.例文帳に追加

スキャンチェインに並列接続される複数のフリップフロップと、フリップフロップに供給するクロックを発生するクロック発生回路と、第１のフリップフロップに供給するクロックを入力し、第２のフリップフロップに供給するクロックを出力する位相遅延バッファとを備えたスキャンテスト回路。 - 特許庁

A selector circuit 1 selects the shift mode signal SMC supplied from the outside at the time of a scanning path test and selects the output of the inverter circuit 8 of the final stage at the time of test of the signal propagation delay time of the flip-flop circuits to supply the same to the input of the inverter circuit 2 of the first stage.例文帳に追加

セレクタ回路１は、スキャンパステスト時には外部から供給されるシフトモード信号ＳＭＣを選択し、フリップフロップ回路の信号伝搬遅延時間テスト時には最終段のインバータ回路８の出力を選択して、それぞれ初段のインバータ回路２の入力に供給する。 - 特許庁

A delay clock signal 201, in which the second clock signal 103 is delayed with designated quantity, and the first clock signal 102 are combined by an exclusive or circuit 301 and outputted as the signal with the designated duty ratio on the same frequency as the input clock signal 101.例文帳に追加

前記第２のクロック信号１０３を所定量遅延させた遅延クロック信号２０１と第１のクロック信号１０２とを排他的論理和回路３０１により合成し、入力クロック信号１０１と同じ周波数で所定のデューティ比の信号として出力させる。 - 特許庁