「fixed logic」に関連した英語例文の一覧と使い方(2ページ目) - Weblio英語例文検索

The hydraulic oil discharged by the fixed displacement pump 42 is supplied to the pilot port 31 of a control valve 30 such as a logic valve or the like through a pilot oil passage 32.例文帳に追加

定容量ポンプ４２が吐出する作動油は、パイロット油路３２を経てロジック弁等の制御弁３０のパイロットポート３１に供給される。 - 特許庁

A differential transmitting circuit block 110 outputs a differential output signal fixed to a prescribed logic signal during an idle state to a differential receiving circuit block and disconnects termination resistors 118a and 118b from a signal transmission path.例文帳に追加

差動送信回路ブロック１１０は、アイドル状態のときに所定の論理信号に固定された差動出力信号を差動受信回路ブロックに出力すると共に、終端抵抗１１８ａと１１８ｂを信号伝送路から切り離す。 - 特許庁

Furthermore, the peripheral circuit PP of the SRAM portion SP has a PTI structure in the random logic portion, and its MOS transistor is constituted to be body-fixed to a body as a PDSOI-MOS transistor.例文帳に追加

また、ＳＲＡＭ部ＳＰの周辺回路ＰＰは、ランダムロジック部にはＰＴＩ構造を採用し、そのＭＯＳトランジスタはＰＤＳＯＩ−ＭＯＳトランジスタとしてボディ固定される構成となっている。 - 特許庁

fixed logic signals generated in an integrated circuit are selectively fed to the input terminals INm+1 to INn through selectors Sm+1 to Sn so that the integrated circuit need not be provided with external input terminals for inputting such logic signals.例文帳に追加

少なくとも１つ以上の試験パターンにおいて論理レベルが“Ｈ”または“Ｌ”に固定される信号が入力される機能マクロ１の入力端子ＩＮm+1 〜ＩＮn に対して、集積回路の内部で発生させた論理固定信号をセレクタＳm+1 〜Ｓn を介して選択的に供給するようにすることにより、そのような論理固定信号を入力するための外部入力端子を集積回路に設けなくても済むようにする。 - 特許庁

The semiconductor device is provided with a blocks 1-3 wherein sequential test input patterns are used to conduct logic verification, a signal wiring pattern to transmit signals which are used in the blocks 1-3 during the logic verification, and fixed potential wiring patterns 11a-11d which are formed surrounding the signal wiring pattern and are electrically connected to Vss.例文帳に追加

本発明の半導体装置は、一連のテスト入力パターンを用いてロジック検証が行われるブロック１〜３と、ロジック検証時にブロック１〜３で使用される信号を伝達するための信号配線パターンと、信号配線パターンを取り囲むように形成され、Ｖｓｓに電気的に接続された固定電位配線パターン１１ａ〜１１ｄを有する。 - 特許庁

The processing apparatus analyzes attribute for each pixel in image data in order of processing, considers and obtains order of processing of a total switching time for switching a circuit to a corresponding logic circuit for each analyzed attribute, and determines a logic circuit configured into a circuit configuration plane to be fixed on the basis of the total switching time.例文帳に追加

また、本画像処理装置は、処理する順に画像データにおける画素ごとの属性を解析し、解析した属性ごとに対応する論理回路へ切り替える総切替時間を処理する順序を考慮して求め、当該総切替時間に基づいて、固定する回路構成面へ構成する論理回路を決定する。 - 特許庁

A reference voltage generating circuit 1 including an output stage for outputting a predetermined reference voltage based on a band gap voltage is provided with a logic fixed signal outputting means 1c for detecting that a predetermined reference voltage is not outputted due to a decrease in a power source voltage, and for outputting the detection signal as a signal for fixing a control logic used when the reference voltage decreases.例文帳に追加

バンドギャップ電圧に基づく所定の基準電圧を出力する出力段を含んで構成された基準電圧発生回路１において、電源電圧の低下により所定の基準電圧が出力されなくなったことを検出し、検出信号を基準電圧低下時の制御論理を固定するための信号として出力する論理固定信号出力手段１ｃを装備する。 - 特許庁

A processor has: an arithmetic and logic unit 13 performing at least one of the four arithmetic operations and a shift operation; a decimal point position register 14 holding decimal point position data of the fixed-point arithmetic; and a rounding/saturation processor 20 performing prescribed rounding and saturation processing to output of the arithmetic and logic unit 13 based on the decimal point position data held in the decimal point position register 14.例文帳に追加

四則演算とシフト演算の少なくとも一方を行う算術論理演算ユニット１３と、固定小数点演算の小数点位置データを保持する小数点位置レジスタ１４と、小数点位置レジスタ１４に保持される小数点位置データに基づいて、算術論理演算ユニット１３の出力に対して所定の丸め及び飽和処理を行う丸め／飽和処理器２０とを有する。 - 特許庁

However, when a clock supply circuit 6 is suspending clock supply or when the signal potential of an input signal Din from a signal supply source 3 is fixed, the power-supply voltage of the first logic circuit 21 is lowered to the power-supply voltage VDD1.例文帳に追加

しかしながら、クロック供給回路６がクロックの供給を停止している時、又は信号供給源３からの入力信号Ｄｉｎの信号電位が固定されている時には、第１論理回路２１の電源電圧を第１の電源電圧ＶＤＤ１に下げる。 - 特許庁

The frequency spread clock generator 502 is structured to be capable of generating the CCD driving clock having the H-period or the L-period in a fixed period by AND-operating a negative logic of a frequency-divided clock with the frequency spread clock divided and a delay clock with the divided clock delayed.例文帳に追加

周波数拡散クロック発生部５０２は、周波数拡散クロックを分周した分周クロックと分周クロックを遅延させた遅延クロックの負論理とのＡＮＤをとるなどして、Ｈ期間またはＬ期間が固定幅となるＣＣＤ駆動クロックを生成可能な構成となっている。 - 特許庁

When the portable telephone set 2 in the standby state of automatically turning off the power source receives the second radio wave for limitation of the radio wave transmission equipment 1-2 for limitation within fixed time, the logic of power source off integrated into the portable telephone set 2 is operated and the power source is forcedly turned off.例文帳に追加

自動電源ｏｆｆの待機状態の携帯電話機２が、一定時間内に制限用電波発信装置１−２の第２の制限用電波を受信すると、携帯電話機２に組み込まれた電源オフのロジックを動作させ強制的に電源を切る（状態 ）。 - 特許庁

When a seventh input terminal TI131 is power fixed in a logic circuit module M1, a third multiplexer C13 always selects an output of a second multiplexer C12, and outputs the signal selected in the multiplexer C12 to a second output terminal TO12 as it is.例文帳に追加

論理回路モジュールＭ１では、第７の入力端子ＴＩ１３１を電源固定すれば、第３のマルチプレクサＣ１３は常に第２のマルチプレクサＣ１２の出力を選択し、この第２のマルチプレクサＣ１２で選択された信号はそのまま第２の出力端子ＴＯ１２に出力される。 - 特許庁

Since the output of a sampling latch circuit 13 is set to fixed logic during a sampling period and the through current is made not to flow from a power source voltage terminal VDD to a ground terminal VSS during the sampling period, power consumption is reduced.例文帳に追加

サンプリング期間中は、サンプリングラッチ回路１３の出力を固定の論理に設定するため、サンプリング期間中に電源電圧端子ＶDDから接地端子ＶSSに貫通電流が流れなくなり、消費電力の低減が図れる。 - 特許庁

The 2nd logic circuit 25 is composed of a DFF 251 which latches the input data with the output of the fixed delay circuit 24 and outputs them, a DFF 252 which latches the latch data of the DFF 251 with the output from the fixed delay circuit 23 and inverts and outputs them, and an AND circuit 253 which performs AND operation between both the outputs.例文帳に追加

第２の論理回路２５は、固定遅延回路２４からの出力で入力データをラッチして出力するＤＦＦ２５１と、固定遅延回路２３からの出力でＤＦＦ２５１のラッチデータをラッチして反転出力するＤＦＦ２５２と、その両出力の論理積演算を行うアンド回路２５３とからなる。 - 特許庁

I have a question about your decision to implement the “pay-off” scheme. You mentioned that “the general rule is pay-off,” that is, fixed-amount protection, but on the other hand, you have strongly highlighted the peculiarity of the Bank in taking this measure. There seem to be some inconsistencies in this logic. What are your thoughts on this? 例文帳に追加

さっきのペイオフの判断についてちょっと伺いたいのですが、大臣は先ほども「原則ペイオフだ」というふうに、定額保護だとおっしゃっておりましたが、一方で、今回の措置に当たっては、この銀行の特異性を非常に強調していらっしゃいます。これは、ちょっと論理的に矛盾しているのではないかとも思うのですが、その辺はどういうお考えなのか。 - 金融庁

A programmable logic controller 101 which controls the subject of control by repeatedly running the ladder sequence program 102 at fixed intervals according to signals inputted from the subject of control is provided with a ladder action result transmission program 105 which outputs the result of ladder action to the outside each time one sequence cycle of the ladder sequence program ends.例文帳に追加

制御対象からの入力信号を基にラダーシーケンスプログラム１０２を所定周期で繰り返し実行し前記制御対象を制御するプログラマブルロジックコントローラ１０１に、前記ラダーシーケンスプログラムの１シーケンスサイクル終了毎にラダー動作結果を外部出力するラダー動作結果送信プログラム１０５を設ける。 - 特許庁

As a result, an output from the buffer circuit 6 is forcibly fixed at a voltage level corresponding to a logic value of zero which prevents the feedback of the residual voltage at the input terminal of the buffer circuit 6 to the power line of the TCXO 1 and minimizes the power consumption of the buffer circuit 6 in terms of series connection.例文帳に追加

こうすることにより、バッファ回路６の出力を論理“０”に相当する電圧レベルに強制的に固定し、バッファ回路６の入力端の残留電圧がＴＣＸＯ１の電源ラインに帰還されないようにすると共に、直流的にもバッファ回路６を電力消費最小の状態にする。 - 特許庁

The method includes the step of setting the first input of each full adder circuit to the same fixed value, the step of connecting each respective input bit of the set number of input bits to the second input of a respective one of the full adder circuits, and the step of using the output of the carry chain of the array of the full adder circuits as the result of the logic function.例文帳に追加

前記方法は、前記全加算回路のそれぞれの第１の入力を同じ固定値に設定する工程と、前記所定の数の入力ビットをそれぞれ前記全加算回路の第２の入力に接続する工程と、前記全加算回路のアレイからなる桁上げチェーンの出力を前記論理関数の結果として用いる工程とを備える。 - 特許庁

This system, this device, and this method make use of a time-based counter circuit configuration in which a fixed frequency clock is derived from a PLL of a clock generation circuit of the microprocessor and is used to be fed to external and internal timebase logic and a timebase accumulator counter.例文帳に追加

本システム、装置、および方法は、固定周波数クロックが、マイクロプロセッサのクロック生成回路のＰＬＬから導出され、外部タイムベース・ロジックおよび内部タイムベース・ロジックならびにタイムベース・アキュムレータ・カウンタに供給するのに使用される、タイムベースト・カウンタ回路構成を利用する。 - 特許庁

An OR gate 6 takes the logical sum of an output of a horizontal output reference pulse generation unit 1 and the output of the lamp voltage comparison unit 5 and outputs a horizontal output pulse of a short logic '0' output term for a fixed period from the detection of a power voltage rising start to the rising of the power supply voltage.例文帳に追加

論理和ゲート６は、水平出力基準パルス発生部１の出力とランプ波電圧比較部５の出力の論理和をとり、電源電圧の立ち上り開始を検出してから電源電圧が立ち上がった後までの一定期間、論理‘０’の出力期間が短い水平出力パルスを出力する。 - 特許庁

This hardreset circuit of a microcomputer provided with a terminal for a switch and a terminal for reset where a plurality of switches are connected, performs hardreset of the microcomputer through the terminal for reset at least either when a logic circuit detects that the plurality of switches are almost simultaneously operated or when a delay circuit detects that a prescribed switch is continuously operated for a fixed period of time.例文帳に追加

複数のスイッチが接続されるスイッチ用端子とリセット用端子とを備えたマイコンのハードリセット回路であって、前記複数のスイッチが略同時に操作されたことを論理回路が検知した時か、所定のスイッチが一定時間連続して操作されたことを遅延回路が検知した時の少なくとも一方において、前記リセット用端子を介してマイコンのハードリセットを行うことを特徴とする。 - 特許庁

The network control apparatus 9 adds a notified packet flow transfer data amount and a transfer data amount of the first-priority packet processing device 8 corresponding to the destination subscriber user accommodation device 3 and in the case where a result of the addition does not exceed a fixed value, a logic port is set between the subscriber user accommodation device 3 and the packet processing device 8.例文帳に追加

ネットワーク制御装置９は、通知されたパケットフローの転送データ量と、宛先加入者ユーザ収容装置３に対する第一優先パケット処理装置８の転送データ量を加算し、一定値を超過しない際は、当該加入者ユーザ収容装置３と当該パケット処理装置８間に論理ポートを設定する。 - 特許庁

To solve the problem that because a conventional semiconductor integrated circuit incorporating a CPU, a ROM and a circuit for the partial modification of a program in the ROM is composed of hardware whose logic can not be modified, the number of modification spot prepared is fixed, and it is impossible to deal with if modification is required for the spots of which number exceeds the number.例文帳に追加

従来のＣＰＵとＲＯＭとＲＯＭ内のプログラムを部分的に修正する回路を内蔵する半導体集積回路は、論理変更不可能なハードウェアで構成されているため、用意されている修正個所数が固定であり、修正個所数より多くの修正が必要になった場合に、対応することができない。 - 特許庁

A logic circuit 15 is constituted of a circuit delaying the address by the prescribed fixed time when an address is inputted, a circuit outputting a selection signal being a binary level signal, and a circuit outputting a signal inputted from the address generating circuit 10 or a signal inputted from a pipeline circuit in accordance with a value of a selection signal.例文帳に追加

論理回路１５は、アドレスが入力されると、該アドレスを予め決められた一定時間だけ遅延させる回路と、２値レベル信号である選択信号を出力する回路と、選択信号の値に応じてアドレス発生回路１０から入力された信号またはパイプライン回路から入力された信号を出力する回路とから構成されている。 - 特許庁

A flip-flop having a function for shifting normal input data to output and a function for setting a value to be outputted fixedly and outputting the set values cyclically according to a clock is employed in at least a part of a path of logic circuit formed between an external input and an external output and a desired fixed value is outputted to a gate connected with the path thus activating the path.例文帳に追加

通常の入力データを出力にシフトする機能と共に、固定的に出力させたい値を設定でき、且つこの設定値をクロックに従って循環的に出力する機能を持ったフリップフロップを、外部入力から外部出力の間に形成された論理回路によるパスの少なくとも一部に用いることにより、所望の固定値を前記パスに接続されるゲートなどに出力して前記パスの活性化を図る。 - 特許庁