「fixed logic」に関連した英語例文の一覧と使い方 - Weblio英語例文検索

Since the power supply to a logic element is fixed, the center potential of the output to the succeeding stage does not vary, but is fixed.例文帳に追加

論理素子の電源が一定であるため、次段への出力のセンター電位は変化せず一定である。 - 特許庁

In a shift operation, a logic circuit 10 and a logic circuit 11 are inserted, in such a way that levels of output signals Q from a flip-flop 4 and a flip-flop 5 to be given to a combinational circuit 8 and a combined circuit 9, whose operation is not required are fixed to logic '0' or '1'.例文帳に追加

シフト動作時において、動作する必要のない組み合わせ回路８、９へ与えられるフリップフロップ４、５からの出力信号Ｑのレベルを論理「０」又は「１」に固定するように論理回路１０、１１を挿入する。 - 特許庁

Since a logic supply voltage Vdd relative to the reference potential V3 lowers the same as the reference potential V3, the logic supply voltage Vdd is fixed from a viewpoint of the reference potential V3.例文帳に追加

基準電位Ｖ３に対するロジック電源電圧Ｖｄｄは、基準電位Ｖ３と同じだけ低下していくので、基準電位Ｖ３から見たロジック電源電圧Ｖｄｄは固定される。 - 特許庁

A CPU 10 accesses an internal ROM 50 via the fixed bus control part 34, and reads variable bus control logic information, to be mapped in a programmable variable bus control logic part 35.例文帳に追加

ＣＰＵ１０は、固定バス制御部３４を介して内部ＲＯＭ５０にアクセスし、可変バス制御論理情報を読み出して、プログラム可能な可変バス制御論理部３５にマッピングする。 - 特許庁

The image sensor chip 2 comprises a sensor unit 21 and a logic circuit unit 22 on one side thereof, and the barrel 12 is provided over and fixed to the logic circuit unit 22.例文帳に追加

また、このイメージセンサチップ２は、その一面にセンサ部２１と論理回路部２２を備え、鏡筒１２は、論理回路部２２上に載置され固定されている。 - 特許庁

The clock selection circuit holds the prescribed first logic level for a fixed time from a time at which a supply power source is supplied first and, after that, receives a selection signal CL1 being a second logic level.例文帳に追加

クロック選択回路２１０は、供給電源が最初に供給された時から一定の時間区間所定の第１ロジックレベルを保持しその後第２ロジックレベルとなる選択信号ＣＬ１を受信する。 - 特許庁

To use the complementary logic for control makes it possible for a logic function to generally control current flow of respective current sources while maintaining almost fixed bias voltage on the current source FET.例文帳に追加

制御のために相補型ロジックを使用することは、ほぼ一定のバイアス電圧を電流源FET上に維持する間、一般にロジック機能が個々の電流源の電流の流れを制御するのを可能とする。 - 特許庁

Each signal path includes a common part formed by a body-tied logic gate which provides a fixed part of a general delay and a selected part formed by a floating body logic gate which provides a selected part of the general delay.例文帳に追加

各信号路は、総合遅延の固定部分を与えるボディタイド論理ゲートによって形成された共通部分と総合遅延の選択部分を与えるフローティングボディ論理ゲートによって形成された選択部分を含んでいる。 - 特許庁

The first resistor R1 takes in a data from a logic circuit (L1) at the fixed timing of a clock signal.例文帳に追加

第１レジスタＲ１は、論理回路（Ｌ１）からのデータをクロック信号の所定のタイミングで取り込む。 - 特許庁

To attain a level shift circuit in which a DC voltage level of a logic signal is fixed and conversion is performed at high speed.例文帳に追加

ロジック信号の直流電圧レベルが一定で、高速に変換が行えるレベルシフト回路を実現することを目的にする。 - 特許庁

When the output buffer circuit 1 is fixed to logic level 1, a level at the external terminal 91 is raised to a voltage of logical 1.例文帳に追加

出力バッファ回路１が論理”１“に固定されると、外部端子９１における電圧は論理”１“の電圧に上げられる。 - 特許庁

This invention eliminates activation of the reset signal RST of which a logic level is fixed in normal operation, by a resonance phenomenon.例文帳に追加

本発明によれば、通常動作時において論理レベルが固定されるリセット信号ＲＳＴが共振現象によって活性化されることがなくなる。 - 特許庁

The unit register circuit configured with transistors of a different conductivity type is interconnected alternately by inverting a logic level of the fixed voltage.例文帳に追加

導電型の異なるトランジスタで構成される単位レジスタ回路を、固定電圧の論理レベルを反転させて、交互に接続する。 - 特許庁

To provide a fixed radio communication system capable of realizing call disconnection logic in a normal PSTN to a user.例文帳に追加

通常のＰＳＴＮにおける呼切断論理をユーザに対して実現可能な固定無線通信システムを提供する。 - 特許庁

In a first region 11 in a conductor chip 10 which contributes to logic operation, the first dummy pattern of a fixed size is formed.例文帳に追加

導体チップ１０内の論理演算に寄与する第１領域１１に固定サイズの第１ダミーパターンを形成する。 - 特許庁

Each data in a register to which divided data is loaded is shifted to the left by one bit to compute a logic AND of the loaded data with a fixed value, the logic product result is compared with the fixed value, and data with carry bits is substituted by a maximum value of data to thereby form a mask.例文帳に追加

分割されたデータがロードされたレジスタの各データを上位桁方向にビットシフトし、ロードされたデータと固定値との論理積をとり、且つ論理積の結果と固定値とを比較して、桁上がりビットを有するデータを、データの最大値に置き換え、マスクを作成する。 - 特許庁

A fixed signal output section 113 monitors the voltage of the low-level voltage logic signal and when it is detected from voltage monitoring that the low-level voltage logic signal is not determined, a constant-level fixed signal is outputted to prevent supply of overcurrent.例文帳に追加

固定信号出力部１１３は、低レベル電圧論理信号の電圧監視を行い、電圧監視から低レベル電圧論理信号の不確定を検出した場合は、一定レベルの固定信号を出力して過剰電流の供給を防止する。 - 特許庁

The method of verifying asynchronous circuit defines the metastable state of output data according to whether or not the input data of a logic circuit is different from a value held by the logic circuit when the clock signal of the logic circuit is active, generates a prescribed value accompanying the metastable state and outputs the prescribed value from the logic circuit only for a fixed period in the case of verifying the operation of an asynchronous logic circuit.例文帳に追加

本発明に係る非同期回路の検証方法は、非同期の論理回路の動作を検証する場合に、論理回路のクロック信号がアクティブな状態のときに、論理回路の入力データがその論理回路に保持された値と異なるか否かによって、出力データのメタステーブル状態を定義し、このメタステーブル状態に伴う所定の値を発生して論理回路から一定期間だけ出力させるものである。 - 特許庁

The detection output of the unstable state is obtained by comparators 111 to 114 and a logic circuit 120, when the ratio representing unbalances at the maximum values on the plus side and the minus side continues for a fixed time within a fixed value range X (1>X>0).例文帳に追加

次に比較器１１１−１１４、論理回路１２０により、プラス側とマイナス側の最大値のアンバランスを表す比が所定値範囲Ｘ（１＞Ｘ＞０）で所定時間続いた場合、不安定状態の検出出力を得る。 - 特許庁

To shorten time required for reconfiguration and continue an operation of a section except failure sections in a logic integrated circuit which reconfigures a reconfigurable circuit into functions of a fixed circuit when a failure occurs in the fixed circuit.例文帳に追加

固定回路の障害時に、再構成可能な回路を固定回路の機能に再構成する論理集積回路において、再構成時間を短縮し、且つ障害部位以外の動作を継続する。 - 特許庁

In the peripheral logic circuit, a first combination logic circuit 141 for outputting a value, corresponding to an output from the scan flip-flop 131 and a second combination logic circuit 142 that propagates the hard macro signal to the hard macro 110, when the output from the circuit 141 is fixed to a predetermined value by the scan shift, are provided.例文帳に追加

そして、周辺論理回路内に、スキャンフリップフロップ１３１の出力に応じた値を出力する第１の組み合わせ論理回路１４１と、スキャンシフトにより第１の組み合わせ論理回路１４１の出力が所定の値に固定された場合に、ハードマクロテスト信号をハードマクロ１１０に伝播する第２の組み合わせ論理回路１４２とを設ける。 - 特許庁

Accordingly, when the seventh input terminal TI131 is power fixed, a logic formed of the multiplexer C11 and a logic formed of the multiplexer C12 are isolated by the multiplexer C13, and can be represented independently.例文帳に追加

従って、第７の入力端子ＴＩ１３１を電源固定すれば、第１のマルチプレクサＣ１１で構成される論理と第２のマルチプレクサＣ１２で構成される論理とを第３のマルチプレクサＣ１３によって分離し、独立して表現することが可能である。 - 特許庁

The clock extractor circuit has an oscillator circuit using a three-input logic circuit, instead of a two-input logic circuit and inputs received data to the oscillator circuit after delaying the data by a fixed time.例文帳に追加

クロック抽出回路における発振回路に使用する論理回路として、２入力論理回路の代わりに３入力論理回路を使用し、受信データを固定的な時間だけ遅らせて発振回路に入力させるクロック抽出回路である。 - 特許庁

This LSI 100 loaded with a logic circuit 11 is equipped with an internal comparison circuit 12 for comparing an output signal 32 from the logic circuit 11 relative to a test input signal with an expectation of the output signal 32, and holding a value for showing disagreement between the output signal 32 and the expectation as long as a fixed time.例文帳に追加

論理回路１１を搭載したＬＳＩ１００において、テスト入力信号に対する論理回路１１の出力信号３２と、該出力信号３２の期待値とを比較し、上記出力信号３２とその期待値との不一致を示す値を一定時間保持する内部比較回路１２を備えた。 - 特許庁

Also, a novel means of eliminating the need for fresh wiring of a fixed voltage power source to the integrated circuit by connecting an n-channel MOS transistor and a p-channel MOS transistor in compliance with logic, thereby performing the logic operation for selection of the specific pixel is provided as well.例文帳に追加

また、ｎ−チャンネルＭＯＳトランジスタとｐ−チャンネルＭＯＳトランジスタを論理に合わせて接続することでその特定画素選択のための論理演算を行い、それによりその集積回路への新たな固定電圧電源の配線を不要とする新規手段も提供する。 - 特許庁

To provide a basic array and basic cell two-dimensional array for programmable logic LSI which can freely change the ratio between wiring resources and logical resources in accordance with the configuration of a realized circuit by correcting the weak point of programmable logic LSIs that the ratio between wiring resources and logical resources is fixed.例文帳に追加

物理的な論理資源と配線資源との比が固定していると、ある回路を実現したときには配線資源が余り（配線セルが使われない）、別の回路を実現したときには論理資源が余る（論理セルが使われない）という問題を解決する。 - 特許庁

The logic design of the memory floor plan blocks 121, 122 to 131, 132, and 133 of a specified data storage capacity and the other fixed blocks 100 other than the memory floor plan blocks 121, 122 to 131, 132 and 133 is performed, and design data by block is prepared according to the logic design.例文帳に追加

所定のデータ記憶容量のメモリフロアプランブロック１２１，１２２，・・・，１３１，１３２，１３３，・・・とメモリフロアプランブロック１２１，１２２，・・・，１３１，１３２，１３３，・・・以外の固定ブロック１００との論理設計を行い、論理設計に従ってブロック別設計データを作成する。 - 特許庁

The reconfigurable logic device includes a fixed region, a logic region in which logics or wiring can be changed by rewriting the content of a configuration memory, an internal memory retaining a specific ID of the device, and a key register storing a secret key.例文帳に追加

再構成可能論理デバイスは、固定領域と、コンフィグメモリの内容を書換えることで論理や配線を変更することができるロジック領域と、デバイスに固有のＩＤを保持する内部記憶と、秘密鍵を格納する鍵レジスタとを備える。 - 特許庁

With respect to the layout design of the wiring between the blocks and the interface logic block, an inter-block wiring design is first performed, a result thereof is fixed, and next, layout design of all the interface logic blocks is performed in a lump in consideration of inter-block wiring delay obtained from the fixed inter-block wiring design result.例文帳に追加

インタフェイス論理ブロックとブロック間配線のレイアウト設計については、まずブロック間配線設計を行い、その結果を固定し、次に、固定したブロック間配線設計結果から得られるブロック間配線遅延を考慮して、全てのインタフェイス論理ブロックのレイアウト設計を一括して行う。 - 特許庁

When the data signal is logic 0, the signal encoder outputs the fixed level signal through the first code output terminal and outputs the modulated signal through the second code output terminal.例文帳に追加

データ信号が論理ゼロであるとき、信号エンコーダは第１のコード出力端子を介して固定レベル信号を出力し、第２のコード出力端子を介して変調された信号を出力する。 - 特許庁

The second register R2 is logically equivalent to the first register R1, and takes in the data from the logic circuit (L1) at the fixed timing of the clock signal through the delay means B2.例文帳に追加

第２レジスタＲ２は、第１レジスタＲ１と論理等価であり、遅延手段Ｂ２を経たクロック信号の所定のタイミングで論理回路（Ｌ１）からのデータを取り込む。 - 特許庁

When the data signal is logic 1, the signal encoder outputs a modulated signal through the first code output terminal and outputs a fixed level signal through the second code output terminal.例文帳に追加

データ信号が論理１であるとき、信号エンコーダは第１のコード出力端子を介して変調された信号を出力し、第２のコード出力端子を介して固定レベル信号を出力する。 - 特許庁

The housing includes a fixed or removable mass storage device 20 and a logic circuit system 28 for transferring data between the flash memory module and the mass storage device.例文帳に追加

ハウジングは、フラッシュメモリモジュールと大容量記憶装置との間でデータ転送を行なうために、固定または取外し可能な大容量記憶装置２０と論理回路系２８とを中に含む。 - 特許庁

Since the output of the output buffer circuit 1 is fixed to a state of logic level 1 before the lapse of the delay time, increase in the delay time due to waveform distortion can be suppressed.例文帳に追加

ディレータイム経過前に出力バッファ回路１が論理”１“の状態に固定されるため、波形歪みによるディレータイムの増加を抑え得る。 - 特許庁

The supply of overcurrent that occurs when the low level voltage logic signal is not determined, is prevented by the fixed signal, so that when power source becomes low level, overcurrent that concurrently occurs is prevented.例文帳に追加

低レベル電圧論理信号の不確定時に発生する過剰電流の供給を固定信号により防止することで、電源が低位レベルになった場合に同時期に発生する過剰電流を防止する。 - 特許庁

In the case where the result of the addition exceeds the fixed value, the processing is attempted from a higher-priority packet processing device and setting of a logic port between a certain packet processing device and the subscriber user accommodation device is attempted.例文帳に追加

一定値を超過する際は、優先度が高いパケット処理装置から上記処理を試行して、あるパケット処理装置と当該加入者ユーザ収容装置間に論理ポートを設定するよう試行する。 - 特許庁

The comparison result signal from the second comparator 22 passes through a NAND gate 123, as it is, and a driver logic circuit 121 switches a charge pump circuit 12 into a descent mode where it is fixed in a pump state.例文帳に追加

第２の比較器２２からの論理ハイレベルの比較結果信号は、そのままナンドゲート１２３を通過し、ドライバロジック回路１２１は、チャージポンプ回路１２をポンプ状態に固定した下降モードに切り換える。 - 特許庁

A mask signal generating circuit 15 generates a mask signal to obtain the prescribed logic value in a fixed range centering on a time position expected that a synchronous code is recorded in the optical disk from the detected address information.例文帳に追加

マスク信号生成回路１５は、検出されたアドレス情報から光ディスクに同期コードが記録されていると予測される時間位置を中心とする一定範囲において所定論理値となるマスク信号を生成する。 - 特許庁

Fixed energy per a standard volume (or mass) of engine exhaust, which is called as a J/L energy supply amount, is supplied to plasma in a typical logic.例文帳に追加

典型的なロジックでは、J/Lエネルギー供給量と称される、エンジン排気の標準体積（又は質量）に対して一定のエネルギーが、プラズマに供給される。 - 特許庁

To provide a programmable logic controller that uses modules which can be fixed selectively and mechanically to one another and inserted and detached even when arranged between adjacent modules, and is small in size without using a rack.例文帳に追加

選択的、機械的に相互固定が可能であり、隣接モジュール間に配置されていても挿入および取り外し可能なモジュールを使用した、小型でラックを用いないプログラマブル論理制御装置を提供する。 - 特許庁

As data whose logic level at the tmie of existence of a leakage current is fixed is read by the change of bit line voltage due to the leakage current, existence of a minute leak current can be detected.例文帳に追加

このリーク電流によるビット線電圧の変化により、リーク電流存在時論理レベルが固定されたデータが読出されるため、微小リーク電流の存在を検出することができる。 - 特許庁

The circuit 431 includes a timer circuit 434 which suppresses the input of fetch data to the circuit 430 for a fixed period and a logic gate 433.例文帳に追加

この受信同期引き込み制御回路431は、疑似ランダムパターン検出回路430への取り込みデータの入力を一定時間抑止するタイマ回路434と論理ゲート433とを含んでいる。 - 特許庁

A logic fixed duration circuit 34 inputs the first received signal S1 outputted from the comparator 33, and then, after transition of the first received signal S1, fixes the transition level for a predetermined duration of time and outputs a received signal RX.例文帳に追加

論理確定期間回路３４は、コンパレータ３３から出力される第１受信信号Ｓ１を入力し、第１受信信号Ｓ１の遷移後にその遷移レベルを所定期間の間確定して受信信号ＲＸを出力する。 - 特許庁

That output is delayed for one clock by an FF 14 and ORed with a first CPU clock C1 by an OR gate 15, and a second CPU clock C3 supplied to a CPU 11 and a memory 12 is fixed at the logic value 1 and is temporarily stopped.例文帳に追加

それをFF14により１クロック分遅らせ、オアゲート15で第１のCPUクロックC1との論理和をとり、CPU11及びメモリ12に供給される第２のCPUクロックC3は論理値１に固定され、一時停止する。 - 特許庁

When a logic design is completed and cells are disposed, combined cells constituted of general function cells and spacer cells are disposed so as to be mixed by a fixed proportion simultaneously with the other function cells.例文帳に追加

論理設計が完了し、セルを配置する際に、一般の機能セルと、スペーサセルとからなる組み合わせセルを、他の機能セルと同時に、一定の割合で混合して配置する。 - 特許庁