「gate‐recess」に関連した英語例文の一覧と使い方 - Weblio英語例文検索

A guide roller unit 20 formed by integrating the guide rails 21, 22 with each other is installed in the gate-recess of the gate apparatus 1.例文帳に追加

門扉装置１の戸袋３内に、ガイドレール２１、２２を一体化したガイドローラユニット２０を備える。 - 特許庁

To enable stable control of depth of a gate recess to allow constant production of a normally-off operation device.例文帳に追加

ゲートリセスの深さの制御を安定的に行なえるようにして、ノーマリオフ動作のデバイスを安定的に作製できるようにする。 - 特許庁

To form a gate recess as designed with no current leakage from a gate and low contact resistance of an ohmic electrode, related to an FET comprising the gate recess where a mesa structure is formed to separate elements.例文帳に追加

化合物電界効果型半導体装置に関し、メサ構造を形成することで素子間分離され、且つ、ゲート・リセスをもつＦＥＴに於いて、ゲートからの漏れ電流がなく、オーミック電極の接触抵抗が低く、設計通りのゲート・リセスが形成できるようにする。 - 特許庁

An insulating film 109 is formed on at least an exposed part from the gate recess 108 in the barrier layer 104, and a gate electrode 112 is formed on the bottom surface of the gate recess 108, with the insulating film 109 being interposed in between.例文帳に追加

少なくとも障壁層１０４におけるゲートリセス１０８からの露出部分の上には絶縁膜１０９が形成され、ゲートリセス１０８の底面上には、絶縁膜１０９を介在させてゲート電極１１２が形成されている。 - 特許庁

To provide a field effect transistor having a small parasitic resistance by suppressing a highly increasing of a resistance caused by an influence of a stress generated in a gate recess region, in the field effect transistor using a group III-V nitride semiconductor having a gate recess structure.例文帳に追加

ゲートリセス構造を有するIII−Ｖ族窒化物半導体を用いた電界効果トランジスタにおいて、ゲートリセス領域に生じる応力の影響に起因する高抵抗化を抑制し、寄生抵抗が小さい電界効果トランジスタを実現できるようにする。 - 特許庁

The side edge of a supporting fence 11a and the side edge of a gate recess fence 11 are connected at a space to each other via a connecting mechanism so that the gate recess fence 11 is displaceable from a normal position to the side of the supporting fence 11a while being kept almost in parallel to the supporting fence 11a.例文帳に追加

間隔をあけて配して支持柵１１ａの側端縁と戸袋柵１１の側端縁とを、連結機構を介して相互に連結し、前記戸袋柵１１を支持柵１１ａに対して略平行な状態に維持しながら、該戸袋柵１１を通常位置より支持柵１１ａ寄りの側方位置へと変位可能させることができる。 - 特許庁

The compound semiconductor device includes: an i-InP etching stopper layer 5 which contains P as one of constituent components and is opposite to a gate recess 6A; an area which is within a region of the i-InP etching stopper layer 5 demarcated by the gate recess 6A and is formed thinner than the other area; and a gate electrode 9 formed in the thinned area.例文帳に追加

Ｐを組成の一部として含んでゲートリセス６Ａに対向するｉ−ＩｎＰエッチングストッパ層５と、ｉ−ＩｎＰエッチングストッパ層５のゲートリセス６Ａで画成された領域内に在って該領域内の他の領域に比較して薄くされた領域と、該薄くされた領域に形成されたゲート電極９とを備える。 - 特許庁

The field effect transistor includes: a first semiconductor layer 14 made of a first group III-V nitride; a second semiconductor layer 15 formed on the first semiconductor layer 14, made of a second group III-V nitride and having a gate recess 16 for exposing the first semiconductor layer 14; and a gate electrode 18 formed on the gate recess 16 in the first semiconductor layer 14.例文帳に追加

電界効果トランジスタは、第１のIII−Ｖ族窒化物からなる第１の半導体層１４と、第１の半導体層１４の上に形成された第２のIII−Ｖ族窒化物からなり、第１の半導体層１４を露出するゲートリセス部１６を有する第２の半導体層１５と、第１の半導体層１４におけるゲートリセス部１６の上に形成されたゲート電極１８とを備えている。 - 特許庁

A semiconductor device has a barrier layer 104 comprising AlGaN, and a cap layer 107 formed on the barrier layer 104, having a gate recess 108 with the barrier layer 104 exposed, including a superlattice layer 105 of AlGaN/GaN, and a source electrode 110 and a drain electrode 111, formed on the cap layer 107 so as to be opposed to each other, with the gate recess 108 interposed in between.例文帳に追加

半導体装置は、ＡｌＧａＮからなる障壁層１０４と、該障壁層１０４の上に形成され、ＡｌＧａＮ／ＧａＮの超格子層１０５を含み且つ障壁層１０４を露出するゲートリセス１０８を有するキャップ層１０７と、該キャップ層１０７の上にゲートリセス１０８を挟んで対向するように形成されたソース電極１１０及びドレイン電極１１１とを有している。 - 特許庁

A gate recess 5a is formed, by laminating a semiconductor layer 11 consisting of a III-V group nitride semiconductor on a substrate 1 and by etching the semiconductor layer 11.例文帳に追加

基板１の上にIII-Ｖ族窒化物半導体からなる半導体層１１を積層し、半導体層１１をエッチングすることによりゲートリセス５ａを形成する。 - 特許庁

To stably and accurately obtain an expected threshold Vth, without increasing the amount of gate recess in a field effect type compound semiconductor device, and to provide a manufacturing method of the field effect type compound semiconductor device.例文帳に追加

電界効果型化合物半導体装置及びその製造方法に関し、ゲートリセス量を増大させることなく、所期のしきい値Ｖ_thを安定して精度良く得る。 - 特許庁

Furthermore, selective etching can be used for a formation of an emitter mesa, that of a base mesa, that of a ledge in the unit HBT, and gate recess etching in the unit FET for improved reproducibility.例文帳に追加

更に、単位ＨＢＴのエミッタメサ、ベースメサ形成、レッジ形成および単位ＦＥＴのゲートリセスエッチングに選択エッチングを採用でき、再現性が良好となる。 - 特許庁

To prevent generation of plasma damage in a gate recess region and reduce interface level density, regarding a recess oxidation type field effect compound semiconductor device and a method of manufacturing the device.例文帳に追加

リセス酸化型電界効果型化合物半導体装置及びその製造方法に関し、ゲートリセス領域におけるプラズマダメージの発生を防止し、界面準位密度を低減する。 - 特許庁

To obtain a manufacturing method of a semiconductor device capable of making a semiconductor device such as a high frequency element having a gate recess structure with a good yield.例文帳に追加

ゲートリセス構造を有する高周波素子等の半導体装置を良好な歩留まりで製造することのできる半導体装置の製造方法を得る。 - 特許庁

To provide a manufacturing method with which a field-effect transistor having excellent efficient gate recess structure such as multistep recess structure without misaligning the mask, and which can be manufactured easily with excellent reproducibility.例文帳に追加

多段リセス構造などゲートリセス構造の性能のよい電界効果トランジスタをマスク合わせずれなく簡単で再現性よく製造することができる製造方法を提供する。 - 特許庁

The respective GaAs layers 25, 27 are etched with a citric acid/hydrogen peroxide solution, respectively, whereby the gate recess of a two-stage structure is formed in these GaAs layers 25, 27.例文帳に追加

そして、各ＧａＡｓ層２５，２７をそれぞれクエン酸／過酸化水素溶液によってエッチングすることにより、これらのＧａＡｓ層２５，２７に二段構造のゲートリセスを形成する。 - 特許庁

To provide a nitride semiconductor device which is good in response characteristics, can improve the problem of current collapse, and also can form a gate recess portion exactly equal to device design values with good reproducibility.例文帳に追加

応答特性が良く電流コラプスの問題を改善できると同時に、デバイス設計値どおりのゲートリセス部を再現性よく形成しうる窒化物半導体装置を得ること。 - 特許庁

Here, before the second photoresist pattern 110 is removed, the semi-insulating GaAs substrate 101 is subjected to a plasma processing in an H_2S-containing atmosphere in order to stabilize the surface of the gate recess 111 with sulfur.例文帳に追加

ここで、ゲートリセス１１１を硫黄で表面安定化するため、第２のフォトレジストパターン１１０を除去する前にＨ_２Ｓを含む雰囲気下でプラズマ処理を加える。 - 特許庁

To provide a nitride semiconductor device which improves in-plane uniformity of a threshold voltage by improving controllability of a gate recess amount of a device employing a GaN-based nitride semiconductor.例文帳に追加

ＧａＮ系の窒化物半導体を用いたデバイスのゲートリセス量の制御性を向上することで、閾値電圧の面内均一性を向上することができる窒化物半導体装置を実現できるようにする。 - 特許庁

To achieve a highly reliable compound semiconductor device having a stable threshold with a small variation and achieving a sufficient high breakdown voltage even when a gate recess structure is introduced to enable a normally-off operation.例文帳に追加

ゲートリセス構造を採用してノーマリーオフ動作を可能とするも、バラツキの小さい安定した閾値を有し、十分な高耐圧を実現する信頼性の高い化合物半導体装置を実現する。 - 特許庁

To provide a method of forming a gate recess for suppressing occurrence of variation of a threshold voltage (V_th), to provide a method of manufacturing a normally-off-type AlGaN/GaN-HEMT, and to provide AlGaN/GaN-HEMT.例文帳に追加

閾値電圧（Ｖ_th）のばらつきの発生を抑制した、ゲートリセスの形成方法、ノーマリオフ型のＡｌＧａＮ／ＧａＮ−ＨＥＭＴの製造方法及びＡｌＧａＮ／ＧａＮ−ＨＥＭＴを提供する。 - 特許庁

To provide a manufacture of a semiconductor device which has superior dimensional controllability in a gate recess having a desirable structure, and can readily be processed, when a gate electrode of a two-step recess structure is formed.例文帳に追加

二段リセス構造のゲート電極を形成する場合に、所望の構造のゲートリセスを寸法制御性良く、かつ容易に加工することが可能な半導体装置の製造方法を提供する。 - 特許庁

To provide a movable platform fence device capable of widely displacing a gate recess fence in a limited space and ensuring a sufficient evacuation passage without disturbing a passage on the platform side.例文帳に追加

限られたスペース内で戸袋柵を大きく変位させることが可能で、ホーム側通路の妨げとなることなく、十分な避難通路を確保することができる可動ホーム柵装置を提供する。 - 特許庁

A gate recess region of a field effect compound semiconductor device is constituted of an oxide layer 1 of a compound semiconductor layer which is oxidized in liquid phase, and a gate electrode 2 penetrating the oxide layer 1 of the compound semiconductor layer.例文帳に追加

電界効果型化合物半導体装置のゲートリセス領域を化合物半導体層を液相中で酸化した化合物半導体層の酸化物層１で構成するとともに、化合物半導体層の酸化物層１を貫通するゲート電極２を形成する。 - 特許庁

This manufacturing method includes a process of forming a gate recess 16A by applying a wet etching method in condition that at least either electrode of the source electrode 11a and the drain electrode 12 is connected conductively to a channel region 13.例文帳に追加

ソース電極１１及びドレイン電極１２の少なくとも何れか一方の電極をチャネル層１３と導電接続した状態でウエット・エッチング法を適用してゲート・リセス１６Ａを形成する工程が含まれていることが基本になっている。 - 特許庁

A second photoresist pattern 110 is formed, and a part of the n^+-GaAs layer 109 and the n-GaAs layer 102 are subjected to wet etching to form a gate recess 111, and furthermore, a second compound semiconductor layer 103 and a third compound semiconductor layer 104 are formed.例文帳に追加

次に、第２のフォトレジストパターン１１０を形成し、ｎ^＋−ＧａＡｓ層１０９およびｎ−ＧａＡｓ層１０２の一部をウェットエッチングしてゲートリセス１１１を形成し、さらに第２の化合物半導体層１０３および第３の化合物半導体層１０４を形成する。 - 特許庁

To provide a manufacturing method of a field-effect transistor which has a hetero-junction structure capable of increasing the breakdown voltage without degrading its characteristics, although it is the structure having a narrow gate recess which can reduce the series resistance.例文帳に追加

直列抵抗を小さくすることが可能な狭いゲートリセスを有する構造でありながら、その特性を犠牲にせずに、耐圧を高めることが可能である、ヘテロ接合構造の電界効果トランジスタを製造できる方法を提供する。 - 特許庁

An etching stopper layer 4 made of a material having a slower dry etching speed than the second electron supply layer 3b is formed between the first and second electron supply layers 3a and 3b, and a gate electrode 5 is formed filling the gate recess portion sandwiched between two regions above the layer 4.例文帳に追加

第１と第２の電子供給層３ａ、３ｂの間には、第２の電子供給層３ｂよりもドライエッチング速度が小さい材料からなるエッチングストッパ層４が形成されており、この層４の上部で２つの領域に挟まれたゲートリセス部を、ゲート電極５が充填するように形成されている。 - 特許庁

In a field effect transistor having a gate recess structure, a plurality of recess layers are formed between a barrier layer and a contact layer, and the carrier concentration of the lowermost recess layer among the recess layers is set to one third to three times those of other recess layers, thus obtaining a heterojunction field effect transistor, that is high in element breakdown strength and low in series resistance during operation.例文帳に追加

ゲートリセス構造を有している電界効果トランジスタにおいて、障壁層とコンタクト層との間に複数の層からなる目空き層を形成し、目空き層の最下層である目空き層下層のキャリア濃度に対して、目空き層の他の層のキャリア濃度を１／３倍から３倍の範囲にすることにより、高い素子耐圧を有し、かつ、動作時の直列抵抗を小さいヘテロ接合電界効果トランジスタを実現した。 - 特許庁

By the method of forming the gate recess 20, UV light having energy, where a bandgap energy is equivalent to that of a prescribed semiconductor layer within the semiconductor layer, is applied from the surface of the semiconductor layer changing in a layer direction from a gate opening 19 by photoelectrochemical etching, and at the same time the semiconductor layer of prescribed bandgap energy within the semiconductor layer is etched from the gate opening of an SiN surface protection layer 17.例文帳に追加

光電気化学エッチングにより、バンドギャップエネルギーが、ゲート開口部１９から層方向に変化する半導体層の表面から前記半導体層内の所定の半導体層のバンドギャップエネルギーに相当するエネルギーを有するＵＶ光を照射しながら、ＳｉＮ表面保護層１７の前記ゲート開口部から前記半導体層内の所定のバンドギャップエネルギーの半導体層をエッチングすることを特徴とするゲートリセス２０の形成方法。 - 特許庁

In the heterojunction field effect transistor having a gate recess structure, at least two layers where the concentration of impurities is different are composed in an empty region that greatly affects the element breakdown voltage of the heterojunction field effect transistor from a gate electrode end to source/drain electrode ends, thus reducing the series resistance of the heterojunction field effect transistor, and at the same time achieving a high element breakdown voltage.例文帳に追加

ゲートリセス構造を有しているヘテロ接合電界効果トランジスタにおいて、ゲート電極端からソース、ドレイン電極端の間のヘテロ接合電界効果トランジスタの素子耐圧に大きな影響を与える目空き領域に、少なくとも２層以上の不純物濃度の異なる層で構成することでヘテロ接合電界効果トランジスタの直列抵抗を小さくしつつ、高い素子耐圧を実現したヘテロ接合電界効果トランジスタ。 - 特許庁

In the heterojunction field effect transistor having a gate recess structure, empty regions give much effect on an element breakdown voltage of the heterojunction field effect transistor between from an end of a gate electrode to an end of a source or drain electrode, are composed of at least two layers having different impurity concentrations, thereby reducing series resistance of the heterojunction field effect transistor and enabling the heterojunction field effect transistor to realize a high element breakdown voltage.例文帳に追加

ゲートリセス構造を有しているヘテロ接合電界効果トランジスタにおいて、ゲート電極端からソース、ドレイン電極端の間のヘテロ接合電界効果トランジスタの素子耐圧に大きな影響を与える目空き領域に、少なくとも２層以上の不純物濃度の異なる層で構成することでヘテロ接合電界効果トランジスタの直列抵抗を小さくしつつ、高い素子耐圧を実現したヘテロ接合電界効果トランジスタが得られる。 - 特許庁