「gl1」に関連した英語例文の一覧と使い方 - Weblio英語例文検索

A gate driver 2 for scanning gate lines GL1-GL2n of a liquid crystal display element 1 sequentially comprises an odd driver 2o and an even driver 2e.例文帳に追加

液晶表示素子１のゲートラインＧＬ１〜ＧＬ２ｎを順次走査するためのゲートドライバ２は、奇数ドライバ２ｏと偶数ドライバ２ｅとから構成される。 - 特許庁

The first wire FL1 and the second wire FL2 are arranged so as to be superposed with the second gate wire GL2 and the first gate wire GL1, respectively.例文帳に追加

第１の配線ＦＬ１は第２のゲート配線ＧＬ２と重畳し、第２の配線ＦＬ２は第１のゲート配線ＧＬ１と重畳して配置される。 - 特許庁

A switch element T1 is provided between wiring GL1 and wiring VSL, and a switch element T2 is provided between wiring GL2 and the wiring VSL.例文帳に追加

配線ＧＬ１と配線ＶＳＬの間にはスイッチ素子Ｔ１が設けられ、配線ＧＬ２と配線ＶＳＬの間にはスイッチ素子Ｔ２が設けられる。 - 特許庁

An operating voltage supply line GL1 in the first row is applied with either +VP or -VP response to binary data, while an operating voltage supply line GL2 in the second row is grounded, thereby specifying an address 11.例文帳に追加

１列目の動作電圧供給線ＧＬ_1 に２値データに対応して＋Ｖ_p 又は−Ｖ_p を印加する一方、２列目の動作電圧供給線ＧＬ_2 は接地する。 - 特許庁

Memory cells M41 to M48 and memory cells M51 to M58 of one line having a first gate electrode are connected to a ground line GL1 through a direct contact resistance R.例文帳に追加

１つの行のメモリセルＭ５１ないしＭ５８が接地線ＧＬ１に接続され、もう１つの行のメモリセルＭ６１ないしＭ６８が接地線ＧＬ２に接続される。 - 特許庁

The drain D of an N-channel transistor T4 of the inverter and the gate line GL1 of the inverter are connected via a gate line FL2 laid as a first layer of line layer.例文帳に追加

インバータのＮチャネルトランジスタＴ４のドレインＤとインバータのゲート配線ＧＬ１とは１層目の配線層として敷設された配線ＦＬ２を介して接続されている。 - 特許庁

The plurality of memory cells 10, ... are connected together in series as alternately contacted to the bit lines BL1, ... and control lines CL1, .... First gate electrodes GL1, ... and second gate electrodes GR1, ... of the memory cells 10, ... are formed in band in the direction orthogonal to the channel.例文帳に追加

メモリセル１０，・・・における第１ゲート電極ＧＬ１，・・・及び第２ゲート電極ＧＲ１，・・・がチャネルに対して直交する方向に帯状に形成されている。 - 特許庁

The first and second gate driving circuits output gate clock pulses or gate clock bar pulses as gate driving signals to a plurality of gate lines GL1, etc., GLn in response to the start pulses.例文帳に追加

第１及び第２ゲート駆動回路は、開始パルスに応答してゲートクロックパルス又はゲートクロックバーパルスを複数のゲートラインＧＬ１、…、ＧＬｎにゲート駆動信号として出力する。 - 特許庁

When a value which indicates GL1 as the image quality target level of the printer 501 is inputted by the user, for example, the managing device decides that the interval for performing the image stabilizing processing to keep ≥GL1 image quality is two hours from the image quality characteristic information and controls that the image stabilizing processing of the printer 501 is performed at two-hour-interval.例文帳に追加

例えば、プリンタ５０１の画質目標レベルとしてＧＬ１を示す値がユーザにより入力されると、管理装置は、ＧＬ１以上の画質を維持するための画像安定化処理の実行間隔を画質特性情報から２時間と決定し、プリンタ５０１の画像安定化処理が２時間間隔で実行されるように制御する。 - 特許庁

Furthermore, the power source control circuit lowers the voltage to be applied to the power source lines VL1, GL1 which are provided in the one bit column in which the latch up is generated, etc., to a prescribed value according to the detection signal 1.例文帳に追加

また、電源制御回路は、検知信号１に応じて、ラッチアップの発生した１ビット列に設けられた電源線ＶＬ１、ＧＬ１等に与える電圧を所定値まで低下させる。 - 特許庁

Through the provision of the resistors R1, R2, the charging time of the high side gate GH1 is shorter than its discharge time, and the charging time of the low side gate GL1 is longer than its discharge time.例文帳に追加

抵抗Ｒ１，Ｒ２を設けることにより、ハイサイドゲートＧＨ１の充電時間はその放電時間より短く、ローサイドゲートＧＬ１の充電時間はその放電時間より長くなる。 - 特許庁

In the odd driver 2o, a first stage inputs a start signal IN and outputs a high level selection signal in accordance with a control signal Φ1, CK to the gate line GL1 on the first line.例文帳に追加

奇数ドライバ２ｏでは、第１段がｓｔａｒｔ信号ＩＮを入力して、制御信号Φ１、ＣＫに従ってハイレベルの選択信号を１行目のゲートラインＧＬ１に出力する。 - 特許庁

First scanning signals GL1, GL3, ..., GLm-1 output from the first gate driver 400 select odd-numbered gate bus lines and place the second gate driver 500 in operation.例文帳に追加

第１のゲートドライバ４００から出力される第１の走査信号ＧＬ１、ＧＬ３、・・・、ＧＬｍ−１は、奇数行目のゲートバスラインを選択するとともに、第２のゲートドライバ５００を動作させる。 - 特許庁

First and third TFT elements 1, 3 consisting of (n) type MOSs are turned an and a second TFT element 2 consisting of a (p) type MOS is turned off by making a scanning line GL1 to be at +15 V.例文帳に追加

走査線ＧＬ１を＋１５Ｖにして、ｎ型ＭＯＳからなる第１、第３のＴＦＴ素子１，３をオンにして、ｐ型ＭＯＳからなる第２のＴＦＴ素子２をオフにする。 - 特許庁

The resistor R2 (with the same resistance as that of the resistor R1) is connected between a drain of the nMOS transistor Q3 and a gate of a low side switching element LSW (low side gate GL1).例文帳に追加

抵抗Ｒ２（抵抗Ｒ１と同じ抵抗値を有する）は、ｎＭＯＳトランジスタＱ３のドレインとローサイドスイッチング素子ＬＳＷのゲート（ローサイドゲートＧＬ１）との間に接続される。 - 特許庁

Each memory cell 10 has a p-type active region 13 and an n-type active region 14, two pieces of word lines 21a and 21b (WL1 and WL2), and a common gate line (GL1) and a common gate line 22b (GL2).例文帳に追加

各メモリセル１０は、ｐ型能動領域１３およびｎ型能動領域１４、２本のワード線２１ａ，２１ｂ（ＷＬ１，ＷＬ２）、共通ゲート線２２ａ（ＧＬ１），および共通ゲート線２２ｂ（ＧＬ２）を備えている。 - 特許庁

A circuit comprising each of the gate lines GL1 to GLn and elements such as a TFT, a pixel capacitor and a compensation capacitor, directly or indirectly connected to the gate line, has electric characteristics in terms of a distributed constant.例文帳に追加

ゲートラインＧＬ１〜ＧＬｎのそれぞれと、そこに直接的にまたは間接的に接続されたＴＦＴ、画素容量、補償容量などの素子から構成される回路は分布定数的な電気的特定を有している。 - 特許庁

A circuit composed of the respective gate lines GL1 to GLn and elements such as TFTs, pixel capacitors, and compensating capacitors connected directly or indirectly thereto has electric characteristics like a distribution constant.例文帳に追加

ゲートラインＧＬ１〜ＧＬｎのそれぞれと、そこに直接的にまたは間接的に接続されたＴＦＴ、画素容量、補償容量などの素子から構成される回路は分布定数的な電気的特定を有している。 - 特許庁

The liquid crystal display element 1I sprovided with gate lines GLn+1 and GLn+2 which are so constituted as to have electric characteristics like a distribution constant as well as the gate lines GL1 to GLn of the display area 11.例文帳に追加

液晶表示素子１には、表示領域１１のゲートラインＧＬ１〜ＧＬｎと同等に分布定数的な電気的特性を有するように構成されたゲートラインＧＬｎ＋１、ＧＬｎ＋２が設けられている。 - 特許庁

The liquid crystal display element 1 is further provided with gate lines GLn+1 and GLn+2, which are configured to have electric characteristics in terms of a distributed constant, similar to the gate lines GL1 to GLn of the display region 11.例文帳に追加

液晶表示素子１には、表示領域１１のゲートラインＧＬ１〜ＧＬｎと同等に分布定数的な電気的特性を有するように構成されたゲートラインＧＬｎ＋１、ＧＬｎ＋２が設けられている。 - 特許庁

When the N type transistor 22 has a defect, fuses 24 and 25 are blown out and wiring AL1 and GL1 and wiring AL2 and GL2 are connected to each other respectively by laser beam irradiation to replace the N type transistor 22 with the N type transistor 23.例文帳に追加

Ｎ型トランジスタ２２が不良な場合は、レーザ光の照射により、ヒューズ２４，２５をブローするとともに配線ＡＬ１とＧＬ１，ＡＬ２とＧＬ２を接合して、Ｎ型トランジスタ２２をＮ型トランジスタ２３で置換する。 - 特許庁

In this display device, a switching part driving circuit 5 which drives a data line selecting TFT (thin film transistor) by outputting a data line selection signal to gate lines Ga, Gb is mounted in a gate line driving circuit 2 which drives gate lines GL1 to GLM being scanning lines.例文帳に追加

データ線選択信号をゲート線Ｇａ・Ｇｂに出力してデータ線選択ＴＦＴを駆動するスイッチ部駆動回路５は、走査線であるゲート線ＧＬ１〜ＧＬＭを駆動するゲート線駆動回路２に搭載されている。 - 特許庁

Moreover, the circuit device is equipped with; detection circuits each of which outputs a detection signal 1 by detecting occurrence of latch up every one bit column; and power source control circuits each of which controls a voltage to be applied to the power source lines VL1, GL1, etc., every one bit column.例文帳に追加

さらに、1ビット列ごとにラッチアップの発生を検知して検知信号１を出力する検知回路と、１ビット列ごとに、電源線ＶＬ１、ＧＬ１等に与える電圧を制御する電源制御回路を備えている。 - 特許庁

In a calculation block 4.2, a uniformization coefficient GL1 calculated for changing injection timing, ignition timing or filling quantity is used as the base for determining a rotation irregularity rise value dLUT generated by this change.例文帳に追加

計算ブロック４．２において、噴射時期または点火時期または充填量を変化させるための計算された均等化係数ＧＬ_1が、この変化により発生される回転不規則性上昇値ｄＬＵＴの決定のためのベースとして使用される。 - 特許庁

In the array substrate 110 and the liquid crystal display apparatus 500 having the same, each of gate lines GL1 to GLn receives a gate pulse during a horizontal scanning period and each of data lines DL1 to DLm receives a pixel voltage having a polarity inverted at every frame.例文帳に追加

アレイ基板１１０及びこれを有する液晶表示装置５００において、ゲートラインＧＬ１〜ＧＬｎは水平走査期間中にゲートパルスを印加し、データラインＤＬ１〜ＤＬｍはフレーム単位で極性が反転しているピクセル電圧を印加する。 - 特許庁

This power source breaking equipment 4 is installed between power source line FL1-FL3 which supply constant voltages V1-V3 produced with a multi-power source circuit VREG as power source voltages Vcc1-Vcc3 of a plurality of load circuits CQT1-CQT3 and ground lines GL1-GL3.例文帳に追加

多電源回路ＶＲＥＧで生成される定電圧Ｖ１〜Ｖ３を複数の負荷回路ＣＱＴ１〜ＣＱＴ３の電源電圧Ｖcc1〜Ｖcc3として供給する電源ラインＦＬ１〜ＦＬ３とグランドラインＧＬ１〜ＧＬ３の間に電源遮断装置４を設ける。 - 特許庁

A switch element T1 is provided between wiring GL1 from the guard terminal G1 and wiring VSL from the power supply terminal VSS, and a switch element T2 is provided between wiring GL2 from the guard terminal G2 and the wiring VSL from the power supply terminal VSS.例文帳に追加

ガード用端子Ｇ１からの配線ＧＬ１と電源端子ＶＳＳからの配線ＶＳＬとの間には、スイッチ素子Ｔ１が設けられ、ガード用端子Ｇ２からの配線ＧＬ２と電源端子ＶＳＳからの配線ＶＳＬとの間には、スイッチ素子Ｔ２が設けられる。 - 特許庁

A semiconductor integrated circuit device 1 is equipped with; a SRAM (Static RAM) cell array 11 in which a plurality of memory cells each of which consists of CMOSFETs are arranged in matrix; and power source lines VL1 and GL1, etc., which are provided every one bit column , such as one bit column of the SRAM cell array 11.例文帳に追加

半導体集積回路装置１は、ＣＭＯＳＦＥＴから構成される複数のメモリセルが格子状に配置されたＳＲＡＭセルアレイ１１と、ＳＲＡＭセルアレイ１１の１ビット列等の１ビット列ごとに設けられた電源線ＶＬ１、ＧＬ１等を備えている。 - 特許庁

In the matrix type image display device 100, the display region (14) is bisected with the central part as a boundary and scanning lines (GL1 to GLn, GR1 to GRn) are also bisected so as to be associated with the above two-regions and are driven at different timings respectively by separate gate drivers (3, 4).例文帳に追加

マトリックス型画像表示装置１００であって、中央部を境界にして表示領域（１４）を２分割し、走査線（ＧＬ１〜ＧＬｎ，ＧＲ１〜ＧＲｎ）も上記２つの表示領域に対応して２分割し、夫々別のゲートドライバ（３，４）で異なるタイミングで駆動する。 - 特許庁

In the display area 11 of the liquid crystal display element 1, m×n pixels are arranged in matrix and (n) gate lines GL1 to GLn extending in the main scanning direction and (m) data lines DL1 to DLm extending in the vertical scanning direction are arranged on one substrate.例文帳に追加

液晶表示素子１の表示領域１１は、マトリクス状に配置されたｍ×ｎ個の画素を有しており、主走査方向に伸延するｎ本のゲートラインＧＬ１〜ＧＬｎと、副走査方向に伸延するｍ本のデータラインＤＬ１〜ＤＬｍが一方の基板上に形成されている。 - 特許庁

The liquid crystal display element 1 has a display region 11 having m×n pieces of pixels arranged in a matrix, and n pieces of gate lines GL1 to GLn extended in a main scanning direction and m pieces of data lines DL1 to DLn extended in a sub scanning direction, formed on one of substrates.例文帳に追加

液晶表示素子１の表示領域１１は、マトリクス状に配置されたｍ×ｎ個の画素を有しており、主走査方向に伸延するｎ本のゲートラインＧＬ１〜ＧＬｎと、副走査方向に伸延するｍ本のデータラインＤＬ１〜ＤＬｍが一方の基板上に形成されている。 - 特許庁

This semiconductor integrated circuit device reduces the SOG amount exposed at a lateral wall of an opening 10 and the degassing amount from an SOG film by making the shape of the opening 10, into which plugs 11 constituting a part of the first guard ring GL1 and the second guard ring GL2 are embedded, into a hole pattern.例文帳に追加

第１のガードリングＧＬ_1 、第２のガードリングＧＬ_2 の一部を構成するプラグ１１が埋め込まれる開口部１０の形状を穴パターンとすることにより、開口部１０の側壁に露出するＳＯＧ量を低減して、ＳＯＧ膜からの脱ガス量を減少させる。 - 特許庁

Out of a wiring group which forms a first current path that passes through the selected memory cell RMC# and a second current path that passes a selected reference cell RMC# upon data reading, wirings (ground wirings GL1 and GL2, and bit lines BL and /BL) arranged along a different direction from a reference cell RMC are formed with metal wirings having low resistance.例文帳に追加

データ読出時に選択メモリセルＲＭＣ♯を通過する第１の電流経路および選択リファレンスセルＲＭＣ＃を通過する第２の電流経路を形成する配線群のうち、リファレンスセルＲＭＣと異なる方向に沿って配置される配線（接地配線ＧＬ１，ＧＬ２およびビット線ＢＬ，／ＢＬ）は、低抵抗の金属配線で形成される。 - 特許庁

An optical pickup includes a light receiving element PD including a first light receiving unit P1 for detecting light quantity of a portion of a return laser beam including a push-pull component of a diffraction laser beam GL1 diffracted by a diffraction grating 8, and a second light receiving unit for detecting light quantity of a portion including a light-receiving quantity off-set component of the diffraction laser beam.例文帳に追加

受光素子ＰＤが、戻りレーザ光のうち回折格子８で回折された回折レーザ光ＧＬ１のプッシュプル成分を含む部分の光量を検出する第１受光部Ｐ１と、前記回折レーザ光の受光光量オフセット成分を含む部分の光量を検出する第２受光部とを備えている光ピックアップ。 - 特許庁

In one booster circuit 210 included in a gate booster circuit of the liquid crystal display device, a delay signal generating circuit 213 and a logic inverting circuit 214 turn on and off first to third analog switches 211a to 211c in proper timing with first to third switch control signals Sa to Sc to perform what is called charge pump operation for a capacity element 212 connected to a scanning signal line GL1.例文帳に追加

本液晶表示装置のゲート昇圧回路に含まれる１つの昇圧回路２１０において、遅延信号生成回路２１３および論理反転回路２１４は、第１から第３までのスイッチ制御信号Ｓａ〜Ｓｃにより、第１から第３までのアナログスイッチ２１１ａ〜２１１ｃを適宜のタイミングでオンまたはオフすることにより、走査信号線ＧＬ１に繋がる容量素子２１２に対していわゆるチャージポンプ動作を行う。 - 特許庁