「heavily doped～」に関連した英語例文の一覧と使い方(5ページ目) - Weblio英語例文検索

The uppermost layer of a ridge part is a contact layer 107 formed of a heavily doped compound semiconductor layer, and the width of the upper surface of a second semiconductor layer 106 that is positioned at the bottom of the contact layer and is in contact therewith is smaller than that of the bottom surface of the contact layer.例文帳に追加

リッジ部の最上層が高濃度ドーピングされた化合物半導体層からなるコンタクト層１０７であり、コンタクト層の下部に位置してコンタクト層と接する第二半導体層１０６は、その上面の幅がコンタクト層の底面の幅より狭い。 - 特許庁

To form a buried layer self-aligned with a gate and a channel by solving the problem when introducing a buried layer, which is heavily-doped with impurities, having an opposite conductivity which is opposite to the conductivity of the source and the drain, along the width of a channel.例文帳に追加

ソースおよびドレインの導電型とは反対の導電型を有する高濃度にドープされた埋め込み層をチャネルの幅に沿って導入する際の問題点を解決し、ゲートおよびチャネルにセルフアラインされる埋め込み層を形成する。 - 特許庁

C(carbon) ions are implanted, as inert ion species, into the surface layer part of an n- epi layer 2 and B ions are implanted into a region for implanting C ions at a specified concentration ratio to C ions and then it is activated by heat treatment while suppressing diffusion of B thus forming a heavily doped deep base layer 30.例文帳に追加

ｎ^- 型エピ層２の表層部に、不活性なイオン種としてＣ（炭素）をイオン注入すると共に、このＣを注入する領域にＣに対して所定の濃度比でＢをイオン注入し、その後、熱処理によってＢの拡散を抑制しつつ活性化して、高濃度のディープベース層３０を形成する。 - 特許庁

A transistor 75 is provided with a silicon substrate 1, gate electrode 7, source and drain regions 5b and 5a, silicon nitride film 10, interlayer insulating film 12 having a contact hole 14b to reach a heavily-doped region 4b and wiring 13b to fill the hole 14b.例文帳に追加

トランジスタ７５は、シリコン基板１と、ゲート電極７と、ソース領域５ｂおよびドレイン領域５ａと、シリコン窒化膜１０と、高濃度不純物領域４ｂに達するコンタクトホール１４ｂを有する層間絶縁膜１２と、コンタクトホール１４ｂを充填する配線１３ｂとを備える。 - 特許庁

A third MOSFET comprises a third n-type gate electrode 17A, formed on a third gate insulating film 16 of a relatively thick film, while a third low-concentration impurity layer 20 is provided on the channel region side of a third heavily-doped layer 26.例文帳に追加

第３のＭＯＳＦＥＴは、相対的に大きい膜厚を持つ第３のゲート絶縁膜１６の上に形成された第３のｎ型ゲート電極１７Ａを有すると共に、第３の高濃度不純物層２６のチャネル領域側に第３の低濃度不純物層２０を有している。 - 特許庁

A trench structure 7 which reaches the p+ semiconductor substrate 1 is formed to surround the circumference of the n-semiconductor region 2 and n-semiconductor region 202; a heavily doped trench wall p+ semiconductor region 51 is formed along the side surface and the bottom face of the trench; and an electrode 16 is formed on the inside thereof.例文帳に追加

ｎ半導体領域２およびｎ半導体領域２０２の周囲を囲むように、ｐ^+半導体基板１に達するトレンチ構造７を形成し、トレンチの側面および底面に沿って高濃度のトレンチ壁ｐ^+半導体領域５１を形成し、その内側に電極１６を形成する。 - 特許庁

A 1 to 3 nm thickness tunnel insulating film 14 consisting of acid nitride silicon and a degenerated n-type electrode 15 as a second conductivity-type heavily-doped semiconductor layer, whose impurity concentration is 1×1019 cm-3 or higher are formed along recesses and projections on the p-type diffusion layer 13.例文帳に追加

ｐ型拡散層１３の上の凹凸形状に沿って、酸窒化シリコンよりなり厚さが１ｎｍ〜３ｎｍのトンネル絶縁膜１４と、不純物濃度が１×１０^19ｃｍ^-3以上であって第２導電型の高濃度半導体層としての縮退したｎ型電極１５が形成されている。 - 特許庁

To obtain a high drive current by forming a fine channel and shallow source and drain of nm order size by utilizing a heavily doped silicon layer of a source and drain junction without separate lithographic process as a diffusion source and increasing an effective width of the channel in the same area.例文帳に追加

別途のリソグラフィ工程なしにソース及びドレイン接合部の高不純物濃度のシリコン層を拡散源として利用してｎｍ大きさの微細チャネルと浅いソース及びドレインを形成すること、また同じ面積内でチャネルの実効幅を増加させることによって高い駆動電流を得ること。 - 特許庁

In a p-type semiconductor layer 101, a heavily doped region 109 in which the concentration of p-type impurities different from right and left n-type diffusion regions 106, 107 becomes extremely large is formed by oblique ion implantation in the center of a channel region 108.例文帳に追加

ｐ型の半導体層１０１には、チャネル領域１０８の中央部に、左右のｎ型の拡散領域１０６，１０７とは異なるｐ型の不純物の濃度が極大となる高濃度領域１０９が斜めイオン注入により形成されている。 - 特許庁

The semiconductor probe equipped with a resistive tip formed in the end of a cantilever includes the cantilever doped with first impurities, a resistive tip doped lightly with second impurities, and a doping control layer formed on both sides of the protruding end of the resistive tip, and first and second electrode regions formed under the doping control layer and doped heavily with second impurities.例文帳に追加

カンチレバーの端部に形成された抵抗性チップを備える半導体探針において、第１不純物がドーピングされたカンチレバーと、カンチレバーの端部に突出して形成され、第２不純物が低濃度でドーピングされた抵抗性チップと、抵抗性チップの突出した端部の両側部に形成されたドーピング制御層と、ドーピング制御層の下部に形成され、第２不純物が高濃度でドーピングされた第１電極領域及び第２電極領域と、を備えるドーピング制御層が形成された高分解能チップを備えた半導体探針である。 - 特許庁

An impurity adjustment region 119 with P-type impurities introduced in the heavily doped part 115b is formed in a collector region 116 side part, and carrier (electron) concentration of the part is reduced, whereby the efficiency of minority carrier injection into the buffer region 115 and the drift region 104 from the collector region 116 is improved, and the on-voltage is reduced.例文帳に追加

一方、高不純物濃度部分１１５ｂ中にＰ型不純物を導入した不純物調整領域１１９をコレクタ領域１１６側部に設け、この部分のキャリア（電子）濃度を低減させることで、コレクタ領域１１６からバッファ領域１１５、ドリフト領域１０４への少数キャリア注入効率を向上させ、オン電圧を低減させる。 - 特許庁

The MOS power transistor is formed on the front surface of a heavily-doped substrate of the first conductivity-type and includes alternate drain and source arrays of a second conductivity-type separated by a channel, conductive fingers, covering source fingers and drain fingers and a second metal layer connecting all drain metal fingers and covering the entire source/drain structure.例文帳に追加

ＭＯＳパワートランジスタは第１導電型の重くドープした基板の前表面に形成され、チャネルにより分離される第２導電型のドレインとソースの交互配列と、ソース指とドレイン指を覆う導電指と、全てのドレイン金属指を接続し、ソース−ドレイン構造の全体をカバーする第２金属層とをふくむ。 - 特許庁

According an embodiment, an image sensor includes a circuitry, having transistors and formed on a substrate, an electrical junction region formed on one side of the transistor, a heavily-doped first conductivity-type region formed on the electrical junction region, and a photodiode formed above the circuit.例文帳に追加

実施の形態によるイメージセンサは、基板にトランジスタを含んで形成された回路（ｃｉｒｃｕｉｔｒｙ）と、前記トランジスタの一側に形成された電気接合領域と、前記電気接合領域上に形成された高濃度第１導電型領域と、前記回路上側に形成されたフォトダイオードと、を含むことを特徴とする。 - 特許庁

The CMOS image sensor comprises a first conductivity type semiconductor substrate provided with a plurality of transistors, an active region overlapping the gate electrode of the transistor, an isolation region contiguous to the active region, and a first conductivity type heavily doped impurity ion region formed between the active region and the isolation region.例文帳に追加

本発明に係るＣＭＯＳイメージセンサは複数のトランジスタを具備する第１導電型の半導体基板と、前記トランジスタのゲート電極とオーバーラップするアクティブ領域と、前記アクティブ領域と隣接する素子分離膜と、前記アクティブ領域と素子分離膜との間に形成される高濃度の第１導電型の不純物イオン領域とを含んでいることを特徴とする。 - 特許庁

The current blocking layer 16 includes a conductive portion 16A, a high-resistance portion 16B which is an oxidized layer formed around the conductive portion 16A, and a high impurity concentration region 19 which is formed in a boundary region between the conductive portion 16A and the high-resistance portion 16B and is more heavily doped with impurities than the other regions.例文帳に追加

電流狭窄層１６は、導電性部１６Ａと、導電性部１６Ａの周囲に形成された酸化層である高抵抗部１６Ｂと、導電性部１６Ａと高抵抗部１６Ｂとの界面領域に形成され、他の領域と比べて不純物が高濃度に導入された高濃度不純物領域１９とを有している。 - 特許庁

At removing of the sidewall spacers 26a after forming a heavily-doped region 28 by the injection of impurity ions with high concentration, the etching time can be shortened, and the generation of the residual etching of the specific sidewall spacers 26a can be prevented by almost uniformly removing all the sidewall spacers 26a under a prescribed etching condition.例文帳に追加

このため、高濃度の不純物イオンの注入により高濃度不純物領域２８を形成した後、サイドウォール・スペーサ２６ａを除去する際に、そのエッチング時間を短縮することができると共に、所定のエッチング条件により全てのサイドウォール・スペーサ２６ａをほぼ均一に除去して、特定のサイドウォール・スペーサ２６ａのエッチング残りの発生を防止することができる。 - 特許庁

In a semiconductor device where an MOSFET is formed in a semiconductor thin film (3), which is formed into a semiconductor substrate (1) via a buried insulation film (2), a heavily-doped region (22) for restraining etching of a source/drain region is provided near the surface of source/drain regions (3b), (3c) of the semiconductor thin film (3).例文帳に追加

半導体基板(1)に埋込み絶縁膜(2)を介して形成された半導体薄膜(3)にＭＯＳＦＥＴを形成した半導体装置において、半導体薄膜(3)のソース・ドレイン領域(3b),(3c)の表面近傍にソース・ドレイン領域のエッチングを抑制するための高濃度不純物注入領域(22)が設けられている。 - 特許庁

To enhance breakdown voltage and avalanche resistance by preventing concentration of avalanche current to a corner of the channel region of cell structure of an FET having a square second conductivity channel region in the surface layer of a first conductivity semiconductor substrate, a heavily doped well region in the central part thereof, a first conductivity source region in the surface layer, and an MOS structure on the surface.例文帳に追加

第一導電型の半導体基板の表面層に、方形の第二導電型チャネル領域、その中央部に高不純物濃度のウェル領域、表面層に第一導電型ソース領域、さらに表面上のＭＯＳ構造を備えたＦＥＴのセル構造のチャネル領域の角部へのアバランシェ電流の集中を防ぎ、耐圧、アバランシェ耐量を向上させる。 - 特許庁

Then, the sidewall mask layer is removed, a first insulating film 23 is formed on the etching stopper film 21, a contact hole CH is bored to make the heavily- doped region exposed, second insulating films (24a and 25a) are formed on the inner wall of the contact hole CH, and an embedded electrode is formed inside the contact hole CH.例文帳に追加

次に、サイドウォールマスク層を除去し、エッチングストッパ膜の上層に第１絶縁膜２３を形成し、高濃度不純物含有領域を露出させるコンタクトホールＣＨを開口し、コンタクトホールの内壁面上に第２絶縁膜（２４ａ，２５ａ）を形成し、コンタクトホール内に埋め込み電極を形成する。 - 特許庁

The light-emitting element comprises a main light-emitting layer 5 which emits infrared light beams, a p-AlGaAs layer 7 which covers the main light-emitting layer 5, a heavily-doped p-GaAs layer 8 jointed directly on the p-AlGaAs layer 7, and an InTiO_x layer 9 jointed directly on the p-GaAs layer 8.例文帳に追加

本発明による発光素子は、近赤外線を発生する主発光層５と、主発光層５を被覆するｐ−ＡｌＧａＡｓ層７と、ｐ−ＡｌＧａＡｓ層７の上に直接に接合された、高濃度にドープされたｐ−ＧａＡｓ層８と、ｐ−ＧａＡｓ層８の上に直接に接合されたＩｎＴｉＯ_ｘ層９とを具備する。 - 特許庁

The silicon epitaxial wafer includes at least a strained SiGe layer on a silicon substrate, a Si-protecting layer on the strained SiGe layer, and an epitaxial Si layer on the Si-protecting layer, wherein a heavily-doped Si layer is provided, at least in between the silicon substrate and the strained SiGe layer, or in between the Si protection layer and the epitaxial Si layer.例文帳に追加

少なくとも、シリコン基板上に、歪みＳｉＧｅ層と、該歪みＳｉＧｅ上にＳｉ保護層と、該Ｓｉ保護層上にエピタキシャルＳｉ層とを具備するシリコンエピタキシャルウェーハにおいて、前記シリコン基板と前記歪みＳｉＧｅ層との間、及び前記Ｓｉ保護層と前記エピタキシャルＳｉ層との間の少なくとも一方の間に高濃度Ｓｉ層を具備することを特徴とするシリコンエピタキシャルウェーハ。 - 特許庁

In this way, a heavily-doped p-type semiconductor layer is formed near the regrowth interface, thus preventing P from coming off the semiconductor 18 which contains P or a dopant from reevaporating from a p-type GaAlAs second light guide layer 16 and p-type GaAlAs second cladding layer 17, located under the semiconductor layer 18 at regrowth.例文帳に追加

こうして、再成長界面付近に高ドープのｐ型半導体層が形成され、上記再成長時に、上記Ｐを含む半導体層１８からＰが抜けたり、半導体層１８の下にあるｐ型ＧaＡlＡs第２光ガイド層１６およびｐ型ＧaＡlＡs第２クラッド層１７からドーパントが再蒸発するのを防止する。 - 特許庁

In the solid-state image pickup device 30, a plurality of photoelectric conversion elements 34 in which a heavily-doped impurity diffusion layer 36 is formed on the surface are formed in a two-dimensional array at the surface of a semiconductor substrate, and an insulating layer 40 is laminated on a semiconductor substrate 32.例文帳に追加

表面に高濃度不純物拡散層３６が形成された複数の光電変換素子３４が半導体基板表面部に二次元アレイ状に配列形成され、半導体基板３２の上に絶縁層４０が積層された固体撮像素子３０において、前記各光電変換素子の直上の絶縁層４０と高濃度不純物層３６との間の界面部分にそれぞれ不純物拡散抑制層５０を形成する。 - 特許庁

This manufacturing method is carried out in a manner, where a phosphorus junction layer 2 provided with an N++ part heavily doped with phosphorus on its surface is formed on a P-type silicon substrate 1, a surface electrode 6 is formed on the N++ part 3, and a back face electrode 7 is formed on the rear of the P-type silicon substrate 1.例文帳に追加

少なくともＰ型シリコン基板１に、リンが高濃度にドープされたｎ^^++部を表面に有するリン接合層２を形成した後、該ｎ^++部３上に表面電極６を形成し、Ｐ型シリコン基板裏面に裏面電極７を形成する太陽電池の製造方法において、前記リン接合層の形成は、リンを含んだ有機シリカ化合物ペースト１５を表面電極が形成されるパターンに対応してＰ型シリコン基板１に印刷し、該Ｐ型シリコン基板に気相リン拡散熱処理を施すことにより、ｎ^++部３を表面に有するリン接合層を形成する太陽電池の製造方法。 - 特許庁