「instruction decoder」に関連した英語例文の一覧と使い方(2ページ目) - Weblio英語例文検索

In a control part 2 of the processor 1, it is constituted so that an instruction decoder 21 issues an instruction to a data path part 3 by providing an instruction definition storage memory 24 and using definition information stored in the instruction definition storage memory 24 when an instruction issuing device 23 judges that an instruction read from an external memory 6 is a defined instruction.例文帳に追加

プロセッサ１の制御部２において、命令定義格納メモリ２４を備え、外部のメモリ６から読み込んだ命令が定義された命令であると命令発行器２３が判断した場合に命令定義格納メモリ２４に格納された定義情報を使い、命令デコーダ２１がデータパス部３に命令を発行するようにした。 - 特許庁

The serial instruction decoder 11 receives the instruction code of the command from the serial interface 6, and outputs a serial micro-code 12 to the executing unit 5.例文帳に追加

シリアル用命令デコーダ１１はシリアルインターフェース６からコマンドの命令コードを受け取り、シリアル用マイクロコード１２を実行ユニット５に出力する。 - 特許庁

The instruction decoder identifies foldable instruction sequences and supplies an execution unit with a single equivalent folded operation thereby reducing processing cycles.例文帳に追加

この命令デコーダは、フォールディング処理可能な命令シーケンスを特定して、実行ユニットに一つの等価なフォールディング処理済オペレーションを供給する。 - 特許庁

An instruction decoder 14 specifies arithmetic blocks and heating coefficients related with the execution of instructions for each instruction, and stores them in a heating coefficient profile 20.例文帳に追加

命令デコーダ１４は、命令毎に命令の実行に関わる演算ブロックと発熱係数を特定し、発熱係数プロファイル２０に格納する。 - 特許庁

A processor 4 comprises an instruction decoder 32 which responds to a preload instruction PLD[r_0] which triggers a preload operation such as a page table walk and a cache line fetch.例文帳に追加

プロセッサ４は、ページテーブルウォークおよびキャッシュラインフェッチ等の、プレロード操作をトリガするプレロード命令ＰＬＤ〔ｒ_０〕に応答する、命令デコーダ３２を備える。 - 特許庁

When the packet monitoring section 20 informs the decoder 30 about the detection of occurrence of the time-out and the decoder 30 is informed of the detection of the occurrence of the time-out, the decoder 30 gives a stop instruction to the tuner.例文帳に追加

パケット監視部２０が、前記タイムアウトの発生を検出したことをデコーダ３０に通知し、デコーダ３０が、前記タイムアウトの発生が検出されたことを通知されたとき、チューナを停止させる指示を行う。 - 特許庁

In an instruction sequence supplied from an instruction cache 108, an instruction invalidating circuit 109 replaces an instruction not using the floating-point arithmetic unit with an invalid instruction, then the invalid instruction is held by a floating-point instruction register 111 and supplied to a floating-point decoder 119 in the floating-point arithmetic unit.例文帳に追加

命令キャッシュ１０８から供給される命令列において、命令無効化回路１０９で浮動小数点演算ユニットを使用しない命令を無効命令に置き換え、その無効命令を浮動小数点命令レジスタ１１１に保持し、浮動小数点演算ユニット内の浮動小数点デコーダ１１９に供給するように構成される。 - 特許庁

When the reproduction mode is changed, the MPEG decoder 6 displays a still picture and transmits a reproduction instruction command.例文帳に追加

再生モードが変更されると、ＭＰＥＧ復号器６は静止画面を表示し、再生指示のコマンドを送信する。 - 特許庁

Then, ALUs 17-1 to 17-4 perform arithmetic processing according to the decode result of the instruction decoder 15.例文帳に追加

そして、ＡＬＵ１７−１〜１７−４は、命令デコーダ１５によるデコード結果に応じて演算処理を行なう。 - 特許庁

An instruction decoder 31 of the computer 1 directly executes the A language program 54a without developing it onto the memory 13.例文帳に追加

コンピュータ１の命令デコーダ３１は、このＡ言語プログラム５４ａをメモリ１３に展開せずに直接実行する。 - 特許庁

Concerning a digital signal processor for performing pipeline processing divided into three stages of an instruction fetch cycle, an instruction decode cycle and an instruction execute cycle, when decoding a conditional executing instruction through an instruction decoder 14, the value of a register A is put on a data bus while estimating the matching of conditions.例文帳に追加

命令フェッチサイクルと命令デコードサイクルと命令実行サイクルの３段階のステージに分かれたパイプライン処理を行うデジタルシグナルプロセッサにおいて、命令デコーダ１４で条件実行命令をデコードする際には、条件が一致することを想定してレジスタＡの値をデータバス上にのせる。 - 特許庁

An information processor is provided, which has a prefetch buffer (103) for fetching an instruction with a width more than twice the instruction length and for storing the prefetched instruction; a decoder (105) for decoding the instruction stored in the prefetch buffer; and a computing element (107) for executing a decoded instruction.例文帳に追加

命令長の２倍以上の幅で命令を取り込み、プリフェッチした命令を蓄えておくプリフェッチバッファ（１０３）と、プリフェッチバッファに蓄えられた命令をデコードするためのデコーダ（１０５）と、デコードされた命令を実行するための演算器（１０７）とを有する情報処理装置が提供される。 - 特許庁

When the instruction is the two-address two-branch instruction or the three-address four-branch instruction, an input selector 3 sets an input variable in an input register 4 and an instruction decoder 9 selects the address information of the instruction memory 7 to be a jumped destination on the basis of the set value and sets the selected address information in the program counter 10.例文帳に追加

命令デコーダ９は、２アドレス２分岐命令又は３アドレス４分岐命令の場合、入力セレクタ３で入力変数を入力レジスタ４に設定し、この値に基づきジャンプ先の命令メモリ７のアドレス情報を選択しプログラムカウンタ１０に設定する。 - 特許庁

A system controller 14 includes a decoder 16 for decoding the instruction fetched by the basic instruction processor 11, so as to control a power source control part 51, a clock signal generating part 52, a program counter 53, and a condition flag 54 for the exclusive instruction processor 12 based on the output of the decoder 16.例文帳に追加

システムコントローラ１４は、基本命令プロセッサ１１がフェッチした命令をデコードするデコーダ１６を備え、デコーダ１６の出力に基づいて専用命令プロセッサ１２のための電源制御部５１、クロック信号生成部５２、プログラムカウンタ５３、及び条件フラグ５４を制御する。 - 特許庁

Operations of first and second memory control circuits 23 and 24 are controlled in response to the indication from the branch instruction decoder 27, and the operation of an operation circuit 21 is controlled in response to the indication from the operation instruction decoder 28.例文帳に追加

分岐命令デコーダ２７からの指示に応答して第１メモリ制御回路２３及び第２メモリ制御回路２４の動作が制御され、演算命令デコーダ２８からの指示に応答して演算回路２１の動作が制御される。 - 特許庁

When an instruction code contained in packet data is decoded by an instruction decoder 13g, a copy flag and copy number information are given to a self-synchronized transfer control circuit 13b.例文帳に追加

パケットデータに含まれる命令コードを命令デコーダ１３ｇが解読すると、コピーフラグとコピー数情報が自己同期型転送制御回路１３ｂに与えられる。 - 特許庁

The instruction decoder identifies a preload operation if a memory address associated with the preload instruction matches a null value and suppresses the preload operation if the memory address matches the null value.例文帳に追加

命令デコーダは、プレロード命令に関連するメモリアドレスが、ヌル値と一致する場合、プレロード操作を識別し、メモリアドレスがヌル値と一致する場合、プレロード操作を抑制する。 - 特許庁

When a test instruction signal 37 is output from a command data 22, a test mode decoder 26 inputs the test instruction signal 37 and outputs a test signal 38.例文帳に追加

コマンドデコーダ２２からテスト命令信号３７が出力されると、テストモードデコーダ２６において、そのテスト命令信号３７を入力し、テスト信号３８を出力する。 - 特許庁

In response to a viewing/receiving instruction, viewing caused by the input interface 331A and the moving image decoder 332 is enabled.例文帳に追加

視聴受信指示に応答して、入力インターフェース３３１Ａと動画像デコーダ３３２とによる視聴が可能となる。 - 特許庁

An AU rearrangement control part 60 executes an instruction to rearrange the sequence in bit streams of the encoded picture data so as not to disrupt a decoder buffer, based on the decoder buffer fill amount.例文帳に追加

ＡＵ並び換え制御部６０は、デコーダバッファ充足量に基づき、符号化されたピクチャデータのビットストリーム中での順序をデコーダバッファが破綻しないように並び換える指示を行う。 - 特許庁

Also, this instruction code decoding device is provided with selectors 3 and 4 and an inverter 20 and OR circuits 8 and 9 as decoder means for instruction decoders 21, 22, 23, and 24, and either the first or second instruction set constituted of the instruction decoders 21, 22, 23, and 24 is controlled to be valid according to the instruction map selection signal 15.例文帳に追加

また、命令デコーダ２１，２２，２３，２４に対するデコーダ設定手段としてセレクタ３，４と、インバータ２０と、ＯＲ回路８，９とを設け、命令マップ選択信号１５に応じて命令デコーダ２１，２２，２３，２４により構成される第１若しくは第２の命令セットのいずれか一方が有効となるように制御する。 - 特許庁

The write-in instruction word latency control section 140 and the read-out instruction word latency control section 160 receive respectively a write-in instruction word and a read-out instruction word outputted from a instruction word decoder 120, and output them by delaying them by (N/2) times of a cycle of a clock signal while responding to a latency control signal.例文帳に追加

書込み命令語レイテンシ制御部１４０及び読出し命令語レイテシ制御部１６０は命令語デコーダ１２０から出力される書込み命令語及び読出し命令語を各々受信し、それらを、レイテンシ制御信号に応答して、クロック信号のサイクルの（Ｎ／２）倍だけ遅延させて出力する。 - 特許庁

Further, a prefix code is supplied to the decoder earlier than a fixed length instruction code such as a 16-bit code modified by the prefix.例文帳に追加

さらに、プレフィックスはこれが修飾する１６ビットのような固定長命令コードよりも先にデコーダに供給される。 - 特許庁

The microprocessor is provided with a queue selector outputting a 16 bit instruction code to be decoded according to a first selecting signal, and a first decoder to decode a selected instruction code.例文帳に追加

第一の選択信号に従って、デコードすべき１６ビット命令コードを選択して出力するキューセレクタと、選択された命令コードをデコードする第一のデコーダとを備える。 - 特許庁

When the instruction code decoded by the decoder is an instruction for changing over between the first and second decoding tables, a selection means 21 selects the other one of the first and second decoding tables.例文帳に追加

選択手段２１は、デコーダによりデコードされた命令コードが、第１、２のデコードテーブルを切り替える切り替え命令である場合、前記第１、第２のデコードテーブルの他方を選択する。 - 特許庁

The instruction decoder 4 interprets a plurality of read words, judges the final word of the instruction word and determines the succeeding read start position of the data selector 3 on the basis of the judged result.例文帳に追加

命令デコーダ４は、読み込まれた複数のワードを解釈して、命令語の最後のワードを判定し、判定結果に基づいてデータセレクタ３の次の読み出し開始位置を決定する。 - 特許庁

To obtain a computer of small-scale constitution which can be realized by a single arithmetic operation element, an instruction fetch having only subinstruction width, and an instruction decoder by executing instructions sequentially in subinstruction units constituting the main instruction.例文帳に追加

メイン命令を構成するサブ命令単位にシーケンシャルに命令を実行することにより、単一の演算器およびサブ命令幅だけの命令フェッチおよび命令デコーダの構成で、実現可能な小規模構成の計算機を得る。 - 特許庁

A decoder 12b has at least first and second decoding tables 20 including different instructions having the same instruction code, and decodes a fetched instruction code based on the instruction code included in one of the first and second decoding tables.例文帳に追加

デコーダ１２ｂは、同一の命令コードで異なる命令を含む少なくとも第１、第２のデコードテーブル２０を有し、前記第１、第２のデコードテーブルの一方に含まれる命令コードに基づき、フェッチされた命令コードをデコードする。 - 特許庁

An instruction decoder for a JAVA virtual machine instruction integrates, i.e. folds, an instruction for pushing an operand on the top of a stack, that is merely executed as precedence processing of a second instruction acting on the top of a stack operand, with the center operation.例文帳に追加

ＪＡＶＡ仮想マシン命令の命令デコーダが、オペランドをスタックの一番上にプッシュする命令であって、単にスタックオペランドの一番上に作用する第２の命令の先行処理として実行されるに過ぎないものを、中心のオペレーションに一体化、即ちフォールディング処理する。 - 特許庁

A decoder is operable to decode a data processing instruction identifying a lane size being a multiple of a data element size, and the data element size.例文帳に追加

デコーダは、データ要素サイズの倍数であるレーンサイズとデータ要素サイズとを識別するデータ処理命令を復号することができる。 - 特許庁

To provide an apparatus for processing data including processing circuitry controlled by an instruction decoder in response to a stream of program instructions.例文帳に追加

一連のプログラム命令に応じて、命令デコーダによって制御される処理回路を含む、データを処理するための装置を提供する。 - 特許庁

A decoder can decode a data processing instruction for identifying a lane size that is the magnification of the data element size from the data element size.例文帳に追加

デコーダは、データ要素サイズの倍数であるレーンサイズとデータ要素サイズとを識別するデータ処理命令を復号することができる。 - 特許庁

This 8-bit processor is designed step by step as a hierarchical composition of several functional units (ALU, instruction decoder, memory). 例文帳に追加

この８ビット・プロセッサは, いくつかの機能単位（論理演算装置, 命令デコーダ, メモリ)の階層的な構成体として段階的に設計された. - コンピューター用語辞典

The decoder includes: a first decoder for repeatedly decoding input data, accumulating the repeatedly decoded data by bit, comparing the accumulated value with a plurality of reference values, and outputting decision data and instruction data determined based on the comparison result; and a second decoder for correcting an error on a symbol including the decision data based on the instruction data.例文帳に追加

入力データを反復復号し、該反復復号されたデータをビット単位で累算し、該累算された値と複数の基準値とをそれぞれ比較し、該比較結果によって決定された決定データと指示データとを出力するための第１デコーダと、指示データによって、決定データを含むシンボルに対してエラー訂正を行うための第２デコーダと、を含むデコーダ。 - 特許庁

The processor is provided that includes an instruction fetch unit operable to fetch instructions associated with a plurality of processor threads, a decoder responsive to the instruction fetch unit, issue logic responsive to the decoder, and a register file including a plurality of banks corresponding to the plurality of processor threads.例文帳に追加

複数のプロセッサスレッドに関連した命令をフェッチするように動作可能な命令フェッチユニットと、命令フェッチユニットに応答するデコーダと、デコーダに応答する発行ロジックと、複数のプロセッサスレッドに対応する複数のバンクを含むレジスタファイルとを含むプロセッサが提供される。 - 特許庁

An instruction decoder 44 outputs a data processing instruction signal DI for discriminating data processing instructions from the others, to control with the signal DI the R/L register 52 for discriminating independent data.例文帳に追加

命令デコーダ４４からデータ処理命令とそれ以外を区別するデータ処理命令信号ＤＩとを出力させ、この信号ＤＩにより、独立データを区別するＲ／Ｌレジスタ５２を制御する。 - 特許庁

A program RAM 2 stores a plurality of instructions in the plurality of areas respectively and supplies the instruction in the area specified by the address data ADR output from the program counter 1 to an instruction decoder 3.例文帳に追加

プログラムＲＡＭ２は、複数の命令を複数のエリアに各々記憶し、プログラムカウンタ１から出力されるアドレスデータＡＤＲにより指定されたエリア内の命令を命令デコーダ３に供給する。 - 特許庁

The image conversion means obtains an input image on the line memory 1003 and converts the input image on the basis of an instruction of conversion designation means 1009 interpreted by an instruction decoder 1006.例文帳に追加

画像変換手段は、ラインメモリ１００３上の入力画像を取得し命令デコーダ１００６によって解釈された変換指定手段１００９に基づき入力画像の変換を行う。 - 特許庁

By multiplexing of operation codes and reversal process of operands, in instruction transfer from a ROM 500, before and after the transfer, bit transition ratios between the operation codes and between the operands generated at pipeline processing within an instruction decoder 400 is lowered to enable lowering of the operation transition probability of the circuits relating to the pipeline processing within the instruction decoder 400.例文帳に追加

オペレーションコードの多重化とオペランドの反転処理により、ＲＯＭ５００からの命令移行時に、その移行前後で、命令デコーダ４００内でパイプライン処理の際に生成されるオペレーションコード相互、およびオペランド相互のビット遷移率を低くして、命令デコーダ４００内のパイプライン処理に関わる回路の動作遷移確率の低減を可能にする。 - 特許庁

When an IF instruction is re-executed, a comparator 233 allows a program decoder unit 21 to fetch the instruction at the destination of branch stored in the program storage memory 231 until the condition judgment is completed, and to perform the parallel processing with an instruction following the IF instruction to be separately fetched from the program memory 1.例文帳に追加

ＩＦ命令が再度実行されるとき、条件判定が完了するまでの間に比較器２３３がプログラム格納メモリ２３１に記憶してある分岐先の命令をプログラムデコーダユニット２１にフェッチさせ、別途プログラムメモリ１からフェッチされるＩＦ命令に続く命令とともに並列処理をさせる。 - 特許庁

To provide an instruction decoder capable of operating only an instruction decode block selected according to need, evading operation of the entire instruction decoding circuit and reducing power consumption of the entire device by miniaturization of circuit scale.例文帳に追加

必要に応じて選択された命令デコードブロックだけを動作させることができ、命令デコード回路全体が動作することを回避するとともに、回路規模の縮小化により、装置全体の消費電力を削減することができる命令デコード装置を提供する。 - 特許庁

A control part 31 sets a DRC mode to a decoder 10 on the basis of a DRC mode change instruction input via a user interface 32.例文帳に追加

制御部３１は、ユーザインターフェイス３２を介して入力されたＤＲＣモード変更指示に基づいて、デコード装置１０にＤＲＣモードを設定する。 - 特許庁

Source codes constituting the firmware are read out in order to an instruction decoder 103 according to the count value specified by a program counter 101 and decoded.例文帳に追加

このファームウェアをなすソースコードは、プログラムカウンタ１０１で指定されるカウント値に従って命令デコーダ１０３に順次読み出されて解読される。 - 特許庁

The information processing device for processing the VLIW includes a plurality of memory banks, a program counter, a memory bank controller, an instruction decoder, and an arithmetic device.例文帳に追加

ＶＬＩＷを処理するための情報処理装置は、複数のメモリバンクと、プログラムカウンタと、メモリバンク制御装置と、命令デコーダと、演算装置を備える。 - 特許庁

A decoder 20 executes decoding processing for audio data read from an input buffer intermittently or continuously according to an instruction from a controller 100.例文帳に追加

デコーダ２０は、入力バッファ１０から読み出したオーディオデータを、制御部１００からの指示に応じて、間欠的もしくは連続的に復号処理を実行する。 - 特許庁