「instruction decoder」に関連した英語例文の一覧と使い方(3ページ目) - Weblio英語例文検索

When it is decided that the instruction code is a memory access instruction to check a frame region by the decoder 1, and the memory address to be accessed by the instruction code is within a frame region set by a frame region table 3, a hit signal generating circuit 2 generates and outputs a hit signal.例文帳に追加

ヒット信号生成回路２は、デコーダ１によって当該命令コードがフレーム領域をチェックするメモリアクセス命令であると判定され、かつ当該命令コードによってアクセスされるメモリアドレスがフレーム領域テーブル３に設定されるフレーム領域内であれば、ヒット信号を生成して出力する。 - 特許庁

The micro-processor provided with a RAM 100 for storing instruction streams and a specific register 101 for storing the operation code(OC) of a restricted instruction decodes a restricted conditional branch instruction, and when detecting that the branch prediction fails, supplies the OC of the instruction to be executed next from a register 101 and an operand from the RAM 100 to the decoder.例文帳に追加

命令列を格納するＲＡＭ１００と、制限された命令のオペコードを格納する特殊レジスタ１０１とを備え、制限付条件分岐命令をデコードし、分岐予測が外れたことを検出した場合、次に実行される命令のオペコードを特殊レジスタ１０１から、オペランドをＲＡＭ１００からデコーダへ供給する。 - 特許庁

A row decoder 2 receives a writing instruction signal WE and a reading instruction signal RE to selectively activate at least one of the word lines WL among a plurality of word lines WL according to the input state of row address signals.例文帳に追加

ロウデコーダ２は、書き込み指示信号ＷＥ及び読み出し指示信号ＲＥを受け、行アドレス信号の入力状態に従って複数のワード線ＷＬのうちの少なくとも１本のワード線を選択的に活性化する。 - 特許庁

An output pointer update circuit 518 updates an output pointer according to the value of the RBC latch 511, the output pointer of a BOP latch 517 and output pointer update information from an instruction decode part 213 (first decoder 214 or second decoder 215).例文帳に追加

出力ポインタ更新回路５１８は、ＲＢＣラッチ５１１の値、ＢＯＰラッチ５１７の出力ポインタ、及び命令デコード部２１３（第１デコーダ２１４あるいは第２デコーダ２１５）からの出力ポインタ更新情報に従い出力ポインタを更新する。 - 特許庁

When a recording instruction from a user or the like is detected, the output for recording of the second decoder is shifted to a fixed status, and when the tuning request of the output for viewing is made in this status, only the first decoder is set so as to be tunable.例文帳に追加

利用者等からの録画指示を検出すると、第２デコーダの録画用出力を固定した状態へと遷移し、この状態で視聴用出力の選局要求がある場合には、第１デコーダのみ選局可能な構成とする。 - 特許庁

For example, a channel is changed over in a digital broadcast receiver an MPEG image stream is changed over, and a video decoder starts a decoding operation according to the instruction of a decoding start (ST 11).例文帳に追加

例えば、ディジタル放送受信機でチャネル切り換えがあり、ＭＰＥＧ画像ストリームが切り替わる場合、ビデオデコーダはデコード開始の指示に従ってデコード動作を開始する(ST11)。 - 特許庁

Upon the receipt of the reproduction instruction command, the VTR 1 returns the video signal to a still picture display process of the MPEG decoder 6 and starts reproduction in the changed reproduction mode.例文帳に追加

ＶＴＲ１は、再生指示コマンドを受信すると、ＭＰＥＧ復号器６の静止画面位置まで映像信号を戻してから、変更後の再生モードで再生を開始する。 - 特許庁

A transport decoder 3 selects optional data from digital broadcasting received by a tuner 2 and the selected data is recorded in a hard disk drive 8 with the instruction of a control part 12.例文帳に追加

トランスポートデコーダ３が、チューナ２で受信したデジタル放送から任意のデータを選択し、制御部１２の指示により、選択されたデータはハードディスクドライブ８に記録される。 - 特許庁

At testing, external input instruction of a plurality of number of times is inputted to a decoder circuit, selected results of each of external input instruction of the plurality of number of times inputted to the decoder circuit are held in a holding circuit, first selection lines to be selected out of a plurality of first selection lines in accordance with holding contents are selected in parallel.例文帳に追加

テスト時において、複数回の外部入力指示をデコーダ回路に入力し、デコーダ回路に対して入力された複数回の外部入力指示それぞれにおける選択結果を保持回路で保持し、保持内容に応じて複数の第１の選択線のうち選択対象とされた第１の選択線を並列に選択する。 - 特許庁

After sending an instruction for setting a unit of data transfer to a decoder 22 to the minimum value to a buffering control portion 201, a decoding performance monitoring portion 202 sequentially sends an instruction for incrementing a unit of data transfer one step to a buffering control portion 201 until so-called frame missing occurs, while monitoring an output frame rate of the moving image data decoded via the decoder 22.例文帳に追加

デコード性能監視部２０２は、デコーダ２２へのデータ転送単位を最小値にする指示をバッファリング制御部２０１に与えた上で、デコーダ２２からのデコード後の動画像データの出力フレームレートを監視しつつ、いわゆるコマ落ちが発生するまで、データ転送単位を１段階大きくするための指示を順次バッファリング制御部２０１に与えていく。 - 特許庁

Each ALU (Arithmetic Logic Unit) 34 installed in association with each entry includes an MIMD instruction decoder 74 generating a group of control signals according to an MIMD instruction, an MIMD register 72 storing data designating the MIMD instruction, and an inter-ALU communication circuit 71.例文帳に追加

エントリそれぞれに対応して設けられるＡＬＵユニット（３４）において、ＭＩＭＤ用命令に従って制御信号群を生成するＭＩＭＤ用命令デコーダ（７４）と、このＭＩＭＤ命令を指定するデータを格納するＭＩＭＤ用レジスタ（７２）を設けるとともに、ＡＬＵ間通信回路（７１）を設ける。 - 特許庁

This DSP successively reads each routine corresponding to a slot 0 to 39 in an instruction memory 2 under control by an instruction reading control part 3 whenever a timing signal generating part 1 generates a slot timing signal SLT, and executes its interpreting by an instruction decoder 4 and an arithmetic part 5.例文帳に追加

このＤＳＰでは、タイミング信号発生部１によりスロットタイミング信号ＳＬＴが発生される毎に、命令読出制御部３による制御の下、命令メモリ２におけるスロット０〜３９に対応した各ルーチンが順次読み出され、命令デコータ４および演算部５によりその解釈および実行がなされる。 - 特許庁

The interruption processing method has an instruction decoder 1 which decodes instructions and a flag register 2 which can be set by the instructions in the CPU which performs pipeline processing to a delay instruction with the delay slot and switches the interruption just after the delay instruction to valid or invalid by a state of the flag register 2.例文帳に追加

この発明の割り込み処理方法は、遅延スロットを持つ遅延命令をパイプライン処理するＣＰＵにおいて、命令を解読する命令デコーダ１と、命令によって設定の可能なフラグレジスタ２と、を有し、フラグレジスタ２の状態により、遅延命令の直後の割り込みを有効または無効に切り替える。 - 特許庁

A data processing apparatus includes a data engine 6 having an instruction decoder 18 for generating one or more control signals 24 to control a processing circuit 20 to perform data processing operation designated by a decoded program instruction.例文帳に追加

データ処理装置は、デコードされたプログラム命令によって指定されるデータ処理動作を行うように処理回路２０を制御するために、１つ又は複数の制御信号２４を生成するための命令デコーダ１８を有する、データ・エンジン６を含む。 - 特許庁

When a branch destination register setting instruction is executed before the branching, a decoder 1 outputs a branch destination register setting signal 30 and stores a branch destination instruction 53 that is read out of the memory 51 and a branch destination address 52 in the register 50.例文帳に追加

分岐に先駆けて分岐先レジスタ設定命令が実行されると、デコーダ１は分岐先レジスタ設定信号３０を出力し、分岐先命令メモリ５１より読み出された分岐先命令５３と分岐先アドレス５２を分岐先レジスタ５０に格納する。 - 特許庁

A recording medium 7 records again the video data image-processed by the first image processing section 23, and the video data are fed to a display control section 21 via a decoder section 19 on the basis of the reproduction instruction.例文帳に追加

第１の画像処理部２３で画像処理された映像データは記録媒体７に再記録され、再生指示に基づきデコーダ部１９を介して表示制御部２１に供給される。 - 特許庁

The thread picker logic may determines which thread is to be selected, i.e., which instruction of the thread is to be performed, on the basis of the expression of the fetched instruction which is to be provided by a thread block indicator 115 and/or a decoded indication or a decoder 120.例文帳に追加

スレッドピッカーロジックは、スレッドブロックインジケータ１１５および／またはデコーデッドインジケーションまたはデコーダ１２０が提供する、フェッチされた命令の表現に基づいて、どのスレッドを選択するかを判断してよい、つまり、スレッドのどの命令を実行するのかを判断してよい。 - 特許庁

An arithmetic unit and arithmetic method related to programmable controller language to decide arithmetic processing based on data in a data type register 8 and an instruction code in an instruction decoder 5, the data type register 8 being provided within the arithmetic unit 100 and holding a data type.例文帳に追加

前記演算装置１００内に、データタイプを保持するデータタイプレジスタ８を備え、該データタイプレジスタ８中のデータと、命令デコーダ５内の命令コードと、に基づいて、演算処理を決定するプログラマブルコントローラ言語に係る演算装置及び演算方法である。 - 特許庁

An arithmetic unit comprises the signal line (1); a decoder (3) connected to the signal line (1); and an output device (2) connected to the signal line (1) for outputting a first instruction code and an NOP (No Operation) code to the decoder (3) via the signal line (1) in that order.例文帳に追加

演算装置は、信号線（１）と、前記信号線（１）に接続されたデコーダ（３）と、前記信号線（１）に接続され、第１命令コードとＮＯＰ（Ｎｏ Ｏｐｅｒａｔｉｏｎ）コードとをこの順に前記デコーダ（３）に前記信号線（１）を介して出力する出力器（２）とを具備している。 - 特許庁

When an instruction received by a command input device is a backlight power turning-off instruction, a controller generates a control signal to set the backlight control terminal to the second state to thereby drive the liquid crystal panel to turn off the backlight power and set the video decoder to the standby mode.例文帳に追加

指令入力装置が受信した指令はバックライト電源のオフ指令のとき、制御装置より制御信号を生成し、バックライト制御端を第２状態に設定して、液晶パネルを駆動して、バックライト電源をオフさせ、映像復号装置を待機モードに設定する。 - 特許庁

A first data change circuit 24 combines previously held constant element data on the basis of a result obtained by decoding a single instruction by an instruction decoder 14 to sequentially generate a plurality of pieces of constant vector data constituting the constant matrix data, and writes them into a register file 16 through an arithmetic circuit 28.例文帳に追加

命令デコーダ１４による単数の命令をデコードした結果を基に、第１データ変更回路２４が予め保持した定数要素データを組み合わせて定数行列データを構成する複数の定数ベクトルデータを順に生成し、これを演算回路２８を介してレジスタファイル１６に書き込む。 - 特許庁

A VLC coder/decoder selects any one conversion table according to the selection instruction received from the CPU, and performs VLC encoding or decoding operation on the basis of the selected conversion table.例文帳に追加

ＶＬＣ符号化／復号部は、ＣＰＵから与えられた選択命令に従って任意の１つの変換テーブルを選択し、選択した変換テーブルに基づきＶＬＣ符号化又は復号化を行う。 - 特許庁

When the acquired access control information shows write inhibition, the read/write controller 206 does not transmit the write instruction received from the operation code decoder 204 to an I/O controller 205.例文帳に追加

リードライトコントローラ２０６は、取得したアクセス制御情報が書き込み禁止を示している場合には、オペレーションコードデコーダ２０４から受信した書き込み命令を、Ｉ／Ｏコントローラ２０５に対して送出しない。 - 特許庁

A microcomputer 30 containing a flash memory includes: the CPU 1; the flash memory 2; the memory (RAM)3; an I/O 4; an address decoder 5; an instruction cycle detecting part 6; a counter 7; a register 8 and a comparator 9.例文帳に追加

フラッシュメモリ内蔵マイクロコンピュータ３０には、ＣＰＵ１、フラッシュメモリ２、メモリ（ＲＡＭ）３、Ｉ／Ｏ４、アドレスデコーダ５、命令サイクル検出部６、カウンタ７、レジスタ８、及び比較器９が設けられる。 - 特許庁

An instruction decoder 14 sends a signal to a reset signal generation circuit 24 at the time of ending transmission to a control data register 42, and releases a general use port 26 and a Key scanning circuit 28 from reset.例文帳に追加

インストラクションデコーダ１４はコントロールデータのコントロールデータレジスタ４２への転送終了時にリセット信号発生回路２４に信号を送り、汎用出力ポート２６およびＫｅｙスキャン回路２８のリセットを解除する。 - 特許庁

A still picture changeover instruction section 72 instructs a video decoder 36 to select a still picture being a display object during reproduction of the audio information every time the display time T/N per one stile picture elapses.例文帳に追加

静止画切替指示部７２は、オーディオ情報の再生中において、静止画１枚当たりの表示時間Ｔ／Ｎが経過する毎に、表示対象とする静止画を切り替えるようビデオデコーダ３６に指示する。 - 特許庁

Even when SW2 is turned off according to a pause instruction to suspend the display by the video stream, the IG decoder 402 is supplied with the clock CLK, and an operation to the menu display can be accepted.例文帳に追加

ポーズ指示に応じてＳＷ２がＯＦＦとされビデオストリームによる表示が一時停止とされても、ＩＧデコーダ４０２に対してクロックＣＬＫが供給され、メニュー表示に対する操作が受付可能な状態とされる。 - 特許庁

The system is provided with an instruction decoder 400 for decoding a vector instruction expressing a data processing operation sequence, an execution unit 430 including plural pipeline steps for executing the sequence and an exceptional register 420 for storing an exception attribute indicating which data processing operation in the sequence is decided as an exceptional operation.例文帳に追加

データ処理オペレーションの系列を表現するベクトル命令を復号する命令復号器（４００）、系列実行のための複数のパイプライン段を含む実行ユニット（４３０）、例外オペレーションに関連し、系列のどのデータ処理オペレーションが例外オペレーションと判定されたかを示す例外属性を記憶する例外レジスタ（４２０）を設ける。 - 特許庁

Since the whole or a part of an instruction decoder 8 is composed of a flash memory 8b, an instruction code is easily changed only by rewriting the contents of the memory 8b even in the case of requiring the change and addition of a peripheral circuit with the change and addition of the specification of a microcomputer in the case of executing program evaluation by the evaluation chip.例文帳に追加

インストラクションデコーダ８の全部又は一部をフラッシュメモリ８ｂとした為、評価用チップでプログラム評価を行う場合、マイクロコンピュータの仕様の変更、追加に伴い、周辺回路の変更、追加を必要とする場合であっても、フラッシュメモリ８ｂの内容を書き換えるだけで命令コードを容易に変更できる。 - 特許庁

A priority circuit is connected to a reservation station and a plurality of arithmetic units that processes different operations and dispatches, when it is determined that an executable flag indicating that an instruction is executable by only a specific arithmetic unit is on, an instruction to an arithmetic unit that is different from the specific arithmetic unit and of which a queue is vacant in accordance with the input performed by an instruction decoder and the reservation station.例文帳に追加

プライオリティ回路は、リザベーションステーションと、処理可能な演算が異なる複数の演算器とに接続され、命令デコーダおよびリザベーションステーションによる入力によって、特定の演算器でのみ実行可能な命令であることを示す実行可能フラグが立っていると判定された場合に、当該特定の演算器とは異なる演算器であって、キューに空きが存在する演算器に命令をディスパッチする。 - 特許庁

A display video image generation part 107 generates display video image information by processing still picture information including still picture video image information and still picture synchronization information decoded by a still picture decoder 105 and animation information including animation video image information and animation synchronization information decoded by an animation decoder 106 according to the display form instruction.例文帳に追加

表示映像生成部１０７は、静止画デコーダ１０５により復号された静止画映像情報及び静止画同期情報を含む静止画情報と動画デコーダ１０６により復号された動画映像情報及び動画同期情報を含む動画情報とを表示形式指示に従って加工して表示映像情報を生成する。 - 特許庁

The selector 33 selects an output signal of a γ-correction table 31 in the fixed document mode and selects an output signal of a γ-correction table 32 in the SDF mode according to the selection signal generated by the instruction decoder 34.例文帳に追加

セレクタ３３は、命令デコーダ３４から出力されたセレクト信号により原稿定置モード時はγ補正テーブル３１の出力信号が、ＳＤＦモード時はγ補正テーブル３２の出力信号がそれぞれ選択される。 - 特許庁

The instruction notifies that the discontinuity in the numbering of image frames of the video sequence is intentionally performed, and the number of image frames to be given by the buffer memory are used instead of an image frame not present at a decoder.例文帳に追加

上記の指示は、ビデオシーケンスの画像フレームの番号付けにおける不連続が意図的であることを知らせ、またバッファメモリによって与えられる数の画像フレームが、デコーダに存在しない画像フレームの代わりに使用される。 - 特許庁

An instruction decoder (22) executably decodes the part of instructions when the first information is a first value, decodes the part of instructions such that an exception factor code (ECCDI) distinguishable from the other exception factor can be generated when the first information is a second value, and makes an instruction execution procedure transit to execution of a prescribed exception processing program.例文帳に追加

命令デコーダ（２２）は、前記第１の情報が第１の値のとき前記一部の命令に対して実行可能にデコードし、第２の値のとき前記一部の命令に対して他の例外要因と区別可能な例外要因コード（ＥＣＣＤＩ）を生成可能にデコードすると共に命令実行手順を所定の例外処理プログラムの実行に遷移させる。 - 特許庁

When an instruction of simultaneously conducting recording and reproduction is inputted to the data stream recording and reproducing device 1 from a remote control 60, a CPU 10 firstly assures a reproduction position, and sends the reproduction data recorded on a RAM 30 to a decoder 40 when the reproduction position is indicated, namely, when an instruction of reproducing a live video is inputted.例文帳に追加

データストリーム記録再生装置１では、リモコン６０から記録と再生を同時に行なう旨の指示が入力されると、ＣＰＵ１０は、まず、再生位置を確認し、再生位置が現在である場合、つまり、ライブ映像を再生する旨の指示が入力された場合には、ＲＡＭ３０に記録されているデータを再生用としてデコーダ４０に送る。 - 特許庁

In accordance with the instruction of a control section 60, the SBR decoder 62 conducts a correcting process of the PCM data LM, up-sampling of the PCM data LM and a high frequency extending process based on the SBR data to obtain high frequency band PCM data H.例文帳に追加

ＳＢＲデコーダ６２は、制御部６０の指示に従って、ＰＣＭデータＬＭの修正処理、ＰＣＭデータＬＭのアップサンプリングおよびＳＢＲデータに基づく高域拡張処理を行って、高域の周波数帯域のＰＣＭデータＨを得る。 - 特許庁

An address decoder part 102 notifies an instruction of stopping DMA transfer so as not to give an access right to the plurality of DMAC parts during DMA transfer when detecting the start of an access from the CPU 101 to a memory part 108.例文帳に追加

アドレスデコーダ部１０２は、ＣＰＵ１０１からメモリ部１０８へのアクセスの開始を検出した場合、ＤＭＡ転送が実行中であるときは、ＤＭＡ転送の停止命令を通知して複数のＤＭＡＣ部にアクセス権を付与しないようにする。 - 特許庁

Meanwhile, the CPU 10 sends the reproduction data recorded on an HDD (Hard Disk Drive) 31 to the decoder 40 when the reproduction position precedes the present state, namely, when an instruction of reproducing a previous video for the time specifying a rewinding button operation is inputted.例文帳に追加

一方、再生位置が現在より前である場合、つまり、巻き戻しボタン指定された時間だけ以前の映像を再生する旨の指示が入力された場合には、ＨＤＤ３１に記録されているデータを再生用としてデコーダ４０に送る。 - 特許庁

When the value of an RM latch 501 is "1", an input pointer update circuit 514 updates an input pointer according to the value of an RBC latch 511, the input pointer of a BIP latch 513 and input pointer update information from an instruction decode part 213 (first decoder 214).例文帳に追加

入力ポインタ更新回路５１４は、ＲＭラッチ５０１の値が“１”の場合には、ＲＢＣラッチ５１１の値、ＢＩＰラッチ５１３の入力ポインタ、及び命令デコード部２１３（第１デコーダ２１４）からの入力ポインタ更新情報に従い入力ポインタを更新する。 - 特許庁

The operation code decoder 204 analyzes a read/write command, changes a data transfer direction to the memory cell 201 according to an instruction, and requests an I/O controller 205 to change the high impedance setting of a signal line connected to a data terminal DT.例文帳に追加

オペレーションコードデコーダ２０４は、読み出し／書き込みコマンドを解析し、命令に応じてメモリセル２０１に対するデータ転送方向を変更し、データ端子ＤＴと接続されている信号線のハイインピーダンス設定を変更するようＩ／Ｏコントローラ２０５に要求する。 - 特許庁

The operation code decoder 204 analyzes a reading/writing command, and changes a data transferring direction to the memory cell 201 according to the instruction, and requests an I/O controller 205 to change the high impedance setting of a signal line connected to a data terminal DT.例文帳に追加

オペレーションコードデコーダ２０４は、読み出し／書き込みコマンドを解析し、命令に応じてメモリセル２０１に対するデータ転送方向を変更し、データ端子ＤＴと接続されている信号線のハイインピーダンス設定を変更するようＩ／Ｏコントローラ２０５に要求する。 - 特許庁

The operation code decoder 204 performs analysis of read/write command; in accordance with an instruction, changes the data transfer direction with respect to the memory cell 201; and requires an I/O controller 205 to change the high-impedance setting of a signal line connected to a data terminal DT.例文帳に追加

オペレーションコードデコーダ２０４は、読み出し／書き込みコマンドを解析し、命令に応じてメモリセル２０１に対するデータ転送方向を変更し、データ端子ＤＴと接続されている信号線のハイインピーダンス設定を変更するようＩ／Ｏコントローラ２０５に要求する。 - 特許庁

A decoder 17 decodes the branch condition generating instructions (ANDORP, ORANDP) and allows a logical operation circuit 18 to execute AND and OR operations using plural bits stored in the register 12 in the same instruction execution cycle and reflects the operation results to the register 12.例文帳に追加

デコーダ（１７）は分岐条件生成命令を解読し、論理演算回路（１８）にプレディケートレジスタの複数ビットを用いた論理積及び論理和演算を同じ命令実行サイクル中で実行させ、その演算演算結果をプレディケートレジスタに反映させる。 - 特許庁

To improve the reliability of a system by enhancing the discrimination accuracy of misreading in the case of the misreading occurs in an instruction decoder due to a noise failure by a sudden voltage fluctuation and electromagnetic waves intruded from the outside or internally generated electromagnetic waves.例文帳に追加

急激な電圧変動や外部から侵入した電磁波または内部で発生した電磁波によるノイズ障害などに起因して命令デコーダに誤解読が発生した場合に、その誤解読の判定の精度を高くし、システムの信頼性を向上する。 - 特許庁

This method is provided with a step in which existence of a gap existing between a data write instruction signal and a data read instruction signal which occur consecutively is judged, a step in which a timing control signal in which a clock signal received based on the judged result is delayed by a different time each other is generated, and a step a column decoder is activated in accordance with the timing control signal.例文帳に追加

連続的に発せられるデータ書込み命令信号とデータ読出し命令信号との間に存在するギャップの有無を判断する段階と、前記判断結果に基づいて、受信されたクロック信号を相異なる時間遅延させたタイミング制御信号を発する段階と、前記タイミング制御信号に応じてカラムデコーダが活性化される段階とを備える。 - 特許庁