「locked loop」に関連した英語例文の一覧と使い方(8ページ目) - Weblio英語例文検索

To provide a phase locked loop oscillator that can dynamically revise a cut-off frequency of a loop filter, can easily be mounted and can obtain a desired output.例文帳に追加

ループフィルタのカットオフ周波数を動的に変更し、実装が容易で、かつ所望の出力を得ることができる位相同期発振装置を提供する。 - 特許庁

A delay locked loop DLL circuit is provided with a clock buffer, a phase comparator, a charge pump, a loop filter, a voltage controlled delay circuit and a fixed delay circuit.例文帳に追加

ＤＬＬ回路は、クロックバッファＣＢ、位相比較器ＦＣＰ、チャージポンプＣＰ、ループフィルタＬＦ、電圧制御遅延回路ＶＤＬ、固定遅延回路ＤＬを備える。 - 特許庁

A semiconductor integrated circuit incorporates a phase-locked loop circuit comprising a phase/frequency comparator 1, a loop attenuator 2, a charge pump 3, a loop filter 4, a voltage-controlled oscillator 5 and a frequency divider 6.例文帳に追加

半導体集積回路は、位相周波数比較器１とループアッテネータ２とチャージポンプ３とループフィルタ４と電圧制御発振器５と分周器６を具備するフェーズロックドループ回路を内蔵する。 - 特許庁

To provide a power voltage supply apparatus and a power voltage supply method for a delay locked loop wherein the level of a DLL power voltage used in a delay locked loop can keep the level of an external power voltage VDD.例文帳に追加

遅延固定ループで使用されるＤＬＬ電源電圧のレベルが、外部電源電圧ＶＤＤのレベルを維持できる遅延固定ループの電源電圧供給装置及び電源電圧供給方法を提供すること。 - 特許庁

To provide a phase locked loop, which can reduce a locking time of the phase locked loop and constantly has a short locking time, especially when a target value(a target frequency of an output clock) changes, and operation method of the same.例文帳に追加

位相固定ループのロッキングタイムを減らすことができる、特にターゲット値（出力クロックの目標周波数）が変化しても常に短いロッキングタイムを有する位相固定ループ及びその動作方法を提供する。 - 特許庁

To provide a phase locked loop circuit that sufficiently suppresses jitter and wander at a comparatively low cost without making the circuit complicated, recovers a transmission line clock and reduces a lock time for activating a device employing the phase locked loop circuit or for switching of an input clock.例文帳に追加

回路を複雑化することなく比較的に低コストで、ジッタおよびワンダを十分に抑圧して伝送路クロックを再生し、且つ、装置起動時および入力クロックの切替え時の引き込み時間を短縮する。 - 特許庁

A PLL (Phase Locked Loop) 12 increases the frequency of the system clock signal 10, and outputs it as a clock-in signal 17.例文帳に追加

ＰＬＬ１２は、上記システムクロック信号１０を、周波数を上げてクロックイン信号１７として出力する。 - 特許庁

To provide the clock phase locked loop circuit that has a function of automatically selecting a frequency division number of an input clock.例文帳に追加

入力クロックの分周数を自動選択する機能を有するクロック位相同期回路を提供する。 - 特許庁

To provide a DLL (Digital Locked Loop) circuit with a small minimum slew rate, while the slew rate can be adjusted over a wide range.例文帳に追加

スルーレートを広範囲に調節可能でありながら、最小スルーレートが小さいＤＬＬ回路を提供する。 - 特許庁

To provide a semiconductor device provided with a DLL(delay locked loop) circuit capable of confirming operation of a delay line easily.例文帳に追加

遅延ラインの動作確認をすることが容易にできるＤＬＬ回路を備える半導体装置を提供する。 - 特許庁

A switching device 3 is connected between the filter 2 and the voltage controlled oscillator 4 and opens/closes a phase locked loop.例文帳に追加

切替器３は、ループフィルタ２と電圧制御発振器４との間に接続され位相同期ループを開閉する。 - 特許庁

To provide a frequency/phase-locked loop clock synthesizer using a full digital frequency detector and an analog phase detector.例文帳に追加

全デジタル周波数検出器及びアナログ位相検出器を用いる周波数／位相同期ループクロックシンセサイザ。 - 特許庁

To provide a phase locked loop circuit capable of coping with abnormity of a reference clock even when an abnormality occurs in the reference clock.例文帳に追加

基準クロックに異常が発生しても、この異常に対処し得る位相同期ループ回路を提供する。 - 特許庁

To obtain a phase locked loop circuit that has a plurality of oscillation available frequency ranges with small power consumption.例文帳に追加

複数の発振可能周波数範囲を有し、かつ消費電力が小さな位相同期ループ回路を提供する。 - 特許庁

To provide a circuit which corrects a reference frequency error and errors for every facet by using a phase-locked loop.例文帳に追加

フェーズロックループを使用して参照周波数誤差及びファセット毎の誤差を補正する回路を提供する。 - 特許庁

DIGITAL PHASE FREQUENCY DETECTOR, DIGITAL PHASE LOCKED LOOP INCLUDING THE SAME, AND DIGITAL PHASE FREQUENCY DETECTION METHOD例文帳に追加

デジタル位相周波数検出器、それを含むデジタル位相固定ループ、及びデジタル位相周波数検出方法 - 特許庁

To provide a phase-locked loop adaptive to a variety of reference frequencies, and to provide a control method therefor.例文帳に追加

種々の基準周波数に対応して動作するフェーズ・ロックド・ループ及びその制御方法を提供する。 - 特許庁

To provide a digital phase locked loop circuit which has a wide capture range and stably locks synchronization at a high speed.例文帳に追加

広範囲のキャプチャレンジを有し、高速かつ安定に同期引込み可能なデジタルフェーズロックドループ回路を提供する。 - 特許庁

To provide a register controlled delay locked loop which improves the deterioration of precision caused by accelerating an operating speed of an element.例文帳に追加

素子の動作速度の高速化による精度劣化を改善するレジスタ制御遅延固定ループを提供する。 - 特許庁

LOW VOLTAGE DIFFERENTIAL SIGNAL INTERFACE INCORPORATED WITH PHASE LOCKED LOOP CIRCUIT USED IN A PROGRAMMABLE LOGIC DEVICE例文帳に追加

プログラム可能なロジックデバイス内で使用するための位相ロックループ回路を組み込む低電圧差動信号インタフェース - 特許庁

A phase locked loop circuit generates a plurality of clock signals to synchronize channel circuits that receive core data streams.例文帳に追加

位相ロック・ループ回路は、複数のクロック信号を発生し、コア・データ・ストリームを受信するチャネル回路を同期させる。 - 特許庁

To provide a system and a method for reducing influences of logic operation on a phase-locked loop (PLL) circuit.例文帳に追加

フェーズロックループ（ＰＬＬ）回路に対するロジックの動作の影響を弱めるためのシステム及び方法を提供する。 - 特許庁

The delay lock loop in a DDR DRAM is locked by the external clock signals and generates internal interleaved clock signals.例文帳に追加

ＤＤＲ ＤＲＡＭ内の遅延ロックループは、外部クロック信号にロックされ、内部インタリーブクロック信号を発生させる。 - 特許庁

OPTICAL DRIVER CIRCUIT INCLUDING MULTIPHASE CLOCK GENERATOR HAVING DELAY LOCKED LOOP, OPTIMIZED FOR GIGAHERTZ FREQUENCY例文帳に追加

ギガヘルツ周波数に効率的な遅延同期ループを有する多重位相クロック発生器を備える光学駆動回路 - 特許庁

To provide a phase locked loop(PLL) circuit capable of shortening synchronized pull-in time without degrading jitter characteristics.例文帳に追加

ジッタ特性を劣化することなく、同期引き込み時間を短縮することが可能なＰＬＬ回路を提供する。 - 特許庁

The limit signal 55 is sent to a phase comparator 14, which receives the reference signal 13 of the phase-locked loop 43 as well.例文帳に追加

加算信号は、最大振幅を持つ信号によりその全体の位相が決まるようにリミッタに通される。 - 特許庁

A PLL(phase- locked loop) circuit 22 changes the clock signal and operates the microprocessor based on a control signal of its controlling part 25.例文帳に追加

その制御部の制御信号に基づいてＰＬＬ回路でクロック信号を変えてマイクロプロセッサを動作させる。 - 特許庁

The sampling clock is generated by a phase locked loop or PLL 5 integrally multiplying an given frequency.例文帳に追加

与えられた周波数を整数倍する位相同期ループ又はＰＬＬ（５）によって標本化クロック発生される。 - 特許庁

To integrate a composition of a PLL (phase locked loop) circuit in one semiconductor chip without deteriorating both control precision and processing speed of a frequency to be locked.例文帳に追加

ロックさせる周波数の制御精度と処理速度とを共に擬制にすることなく、ＰＬＬ回路の構成を１つの半導体チップに集積できるようにする。 - 特許庁

To provide a phase locked loop (PLL) with reduced loop filter components having dual charge pumps and corresponding dual signal paths that reduce on-chip component size within filters.例文帳に追加

フィルタ内のオンチップ部品サイズを低減するデュアルチャージポンプおよび対応する二重信号経路を有し、低減されたループフィルタ部品を備えた位相ロックループ（ＰＬＬ）の提供。 - 特許庁

A PLL (Phase Locked Loop) 303 generates a timing signal 311 for detecting non-discharge nozzles composed of pulse trains at regular time intervals corresponding to the regular arrangement intervals of patterns on the basis of read image signals output from the imaging element.例文帳に追加

ＰＬＬ（Phase Locked Loop）３０３は、撮像素子から出力された読取画像信号に基づいて、パターンの等配置間隔に対応した等時間間隔のパルス列からなる不吐出ノズル検出用のタイミング信号３１１を生成する。 - 特許庁

Devices and methods for controlling active termination resistors can control on/off of the active termination resistors irrespective of an operational mode of a delay locked loop (DLL) or a phase locked loop (PLL), and this reduce data bubbles.例文帳に追加

本発明に係る能動終端抵抗を制御するための装置及び方法は、遅延同期ループまたは位相同期ループの動作モードにかかわらず終端抵抗のオン／オフを制御できるため、データバブルを最小化させることができる。 - 特許庁

To provide a phase locked loop (PLL) circuit for preventing the unlock of the phase locked loop circuit by minimum voltage controlled oscillators even when variation occurs in a control voltage for controlling the voltage controlled oscillators due to temperature change.例文帳に追加

温度変化により電圧制御発振器を制御する制御電圧に変動が発生しても位相同期回路のロックが外れることを最小限の電圧制御発振器により防止する位相同期回路を提供する。 - 特許庁

In this semiconductor integrated circuit device, at the preliminary pull-in of a phase locked loop circuit 1, a phase difference detection circuit 8 detects a phase difference between reception data D and reference clock signals RS and outputs phase difference detection signals PD to a loop filter 5 to be locked.例文帳に追加

位相同期ループ回路１の予備引き込み時に、位相差検出回路８が受信データＤと基準クロック信号ＲＳとの位相差を検出し、位相差検出信号ＰＤをループフィルタ５に出力してロックさせる。 - 特許庁

To provide a digital PLL (Phase-Locked Loop) frequency synthesizer capable of reducing power consumption, avoiding degradation in phase noise characteristics.例文帳に追加

位相雑音特性の劣化を回避し消費電力を低減するデジタルＰＬＬ周波数シンセサイザを提供する。 - 特許庁

To provide a digital phase-locked loop and a physical quantity detection sensor that implement phase locking in a simple configuration.例文帳に追加

簡単な構成で位相同期を行うことができるデジタル位相同期回路および物理量検出センサを提供する。 - 特許庁

To obtain a delay locked loop DLL that can realize a more excellent synchronous tracking characteristic with higher accuracy in comparison with a conventional DLL.例文帳に追加

従来のＤＬＬと比較して、高精度で良好な同期追跡特性を実現可能なＤＬＬを得ること。 - 特許庁

One means typically employed to recreate such clocks includes the use of a Phased Locked Loop (PLL) circuit.例文帳に追加

そのようなクロックを再作成するのに通常使用される手段の１つに、位相ロックループ（ＰＬＬ）回路の使用が含まれる。 - 特許庁

To provide a phase-locked loop circuit which can suppress jitters of the phase generated from the output of its voltage-controlled oscillator.例文帳に追加

電圧制御発振器からの出力の位相のジッタを抑えることができる位相同期ループ回路を提供する。 - 特許庁

To provide a phase-locked loop type frequency synthesizer with a low noise while maintaining a high speed converging operation of phase synchronization.例文帳に追加

位相同期の高速な収束動作を維持しつつ、低雑音となる位相同期ループ形周波数シンセサイザを得る。 - 特許庁

The initial stage of the frequency synthesizer is a conventional phase-locked loop connected to a dynamically variable frequency divider.例文帳に追加

周波数合成器の初期ステージは、動的に変更可能な分周器に接続された従来のフェーズ・ロック・ループである。 - 特許庁

FREQUENCY COMPARATOR, PHASE LOCKED LOOP CIRCUIT USING THE SAME, FREQUENCY ERROR DETECTION CIRCUIT AND DATA READER USING THE SAME例文帳に追加

周波数比較器及びこれを用いた位相ロックループ回路、周波数誤差検出回路及びこれを用いたデータ読取装置 - 特許庁

The data strobe signal is generated using clock signals from the delay-locked loop and is synchronized with the internal interleaved clock signals.例文帳に追加

データストローブ信号は、遅延ロックループからのクロック信号を用いて生成され、内部インタリーブクロック信号と同期化される。 - 特許庁

A SAW diplexer 6 and the phase-locked loop circuit 7 are placed on a center line (not shown) of the board 2 in the lateral direction.例文帳に追加

基板２の横方向の中央線（不図示）上にＳＡＷディプレクサ６とフェイズロックドループ回路７を配置する。 - 特許庁

To provide a delay-locked loop (DLL) circuit for internally performing a duty cycle correction by itself, and a duty cycle correction method thereof.例文帳に追加

内部でそれ自体でデューティサイクル補正を行うＤＬＬ回路及びそのデューティサイクル補正方法を提供する。 - 特許庁