「locked loop」に関連した英語例文の一覧と使い方(12ページ目) - Weblio英語例文検索

The phase-locked loop includes a digital phase detector whish measures the time differences between the ends of scanning of each facet and the ends of counting and stores them in a look-up table.例文帳に追加

フェーズロックループは、各ファセットの走査の終わりとカウントの終わりとの間の時間差を測定し、それらをルックアップテーブル内に格納するディジタル位相検出器を含んでいる。 - 特許庁

To provide a phase locked loop circuit for demodulator that demodulates a symbol at a very high-speed while offering adaptability and a low cost without deteriorating its performance.例文帳に追加

性能の劣化なしに適応性と低価格を提供しながら、一方で非常に高速にシンボルの復調を行う復調装置の位相ロックループ回路を提供する。 - 特許庁

To provide a digital phase-locked loop which can perform high-speed pull-in at the initial stage of locking and reduces an effect of an input signal jitter or input noise.例文帳に追加

ロック動作の初期において高速引き込みを可能とすると伴に入力信号ジッタや入力雑音の影響の小さなディジタルフェーズロックドループを提供すること。 - 特許庁

To provide a delay locked loop (DLL) circuit which improves a processing rate and a circuit area, and which enables the operation of a frequency in a wide area.例文帳に追加

本発明は、処理速度と回路面積とを改善させ、広範囲の周波数で動作可能な遅延固定ループ（ＤＬＬ）回路を提供することを目的とする。 - 特許庁

In this case, since the frequency of DCLK is constant regardless of the effective bit width of the first parallel data, speed of the circuit can be heightened easily by using a delay locked loop or the like.例文帳に追加

このとき、第１並列データの有効ビット幅に関係なくＤＣＬＫの周波数は一定なので、遅延ロックループ等を用いて回路を容易に高速化できる。 - 特許庁

In conjunction with the pseudo-pilot signal, a multiple-input phase-locked loop is employed, further eliminating the errors due to carrier-offset by using a plurality of pseudo-pilot signals.例文帳に追加

上記擬似パイロット信号と関連して多入力位相同期ループを用い、複数の擬似パイロット信号の利用による搬送波オフセットに起因する誤差をさらに消去する。 - 特許庁

An antenna section 3 is provided at a left side on a board 2 and an input output terminal 4 and a control terminal 5 of a phase-locked loop circuit 7 are provided at a right side on the board 2.例文帳に追加

基板２上の左側にアンテナ部３を、また、基板２上の右側に入出力端子４及びフェイズロックドループ回路７の制御用端子５を配設する。 - 特許庁

To obtain the phase locked loop circuit that requires no adjustment, includes no inductive element and locks a phase at a high speed and to obtain the electronic device provided with the circuit.例文帳に追加

無調整で、且つインダクタンス素子をふくまない、高速に位相ロックが可能な位相同期回路及びこれを具備した電子機器を提供することを課題とする。 - 特許庁

The timing synchronizing circuit 13 performs filtering by a DLL (delay locked loop) 43 to Np and calculates the symbol boundary timing Nx.例文帳に追加

タイミング同期回路１３は、Ｎｐに対してＤＬＬ（（Ｄｅｌａｙ Ｌｏｃｋｅｄ Ｌｏｏｐ））４３によるフィルタリングを行い、シンボル境界タイミングＮｘを算出している。 - 特許庁

To provide a voltage controlled oscillator (VCO) that provides a high oscillated frequency and has a short synchronization lock time when the voltage controlled oscillator is applied to a phase locked loop (PLL) circuit.例文帳に追加

高い発振周波数が得られ、位相同期回路（ＰＬＬ）に使用したときには同期引き込み時間が短い電圧制御発振器（ＶＣＯ）を提供する。 - 特許庁

A voltage controlled oscillator (VCO) 31 involved in a phase locked loop circuit (PLL LO) is used for synchronizing a horizontal defector circuit with a horizontal synchronizing signal pulse SH.例文帳に追加

水平同期信号パルスＳＨによる水平偏向回路の同期は、位相ロックループ回路（ＰＬＬ ＬＯ）に含まれる電圧制御発振器（ＶＣＯ）３１の使用により得られる。 - 特許庁

A control voltage V is supplied from a PLL (phase-locked loop) 10 consisting of a phase difference detector 11 and VCO (voltage controlled oscillator) 12 to a delay circuit 40.例文帳に追加

位相差検出器１１とＶＣＯ（電圧制御発振器）１２とで構成されたＰＬＬ（位相同期ループ）１０から、遅延回路４０へ制御電圧Ｖを供給する。 - 特許庁

In a timing mechanism, the need for a phase locked loop (PLL) macro cell for providing a timing reference and a timing signal in an IC is removed.例文帳に追加

本発明におけるタイミングメカニズムは、ＩＣにおけるタイミング基準及びタイミング信号を提供するためにフェーズロックループ（ＰＬＬ）マクロセルに対する必要性を取除いている。 - 特許庁

To provide a spread spectrum clock generator circuit which automatically compensates for variations in passive component values, system gain and charge pump current in a Phase Locked Loop (PLL) circuit.例文帳に追加

位相ロックループ回路内の受動素子値およびシステム利得およびチャージポンプ電流の変動を自動的に補正するスペクトル拡散クロック発生器回路を提供する。 - 特許庁

A second phase locked loop receives the variable rate timing signal stream and generates a stable rate timing signal stream conveying the average rate of the variable rate timing signal stream.例文帳に追加

第２の位相ロックループは可変レートタイミング信号ストリームを受信し、可変レートタイミング信号ストリームの平均レートを搬送する安定レートタイミング信号ストリームを生成する。 - 特許庁

There are one or more intermediate stages provided with the forward part of the phase-locked loop connected to the dynamically variable frequency divider for performing feedback through a fixed frequency divider.例文帳に追加

固定分周器を通してフィードバックし、動的に変更可能な分周器に接続されたフェーズ・ロック・ループのフォワード部を含む１つ以上の中間ステージがある。 - 特許庁

In this case, the mixer circuit 11 is realized by a GaAsMMIC, the local oscillation circuit OSC is by an Si element and the phase locked loop PLL is realized by an Si element.例文帳に追加

この際、混合回路１１はＧａＡｓＭＭＩＣ、局部発振回路ＯＳＣはＳｉ素子、位相同期ループ回路ＰＬＬはＳｉ素子にそれぞれ設けらている。 - 特許庁

To provide a phase-locked loop that ensures a stable operation under variable conditions (temperature, supply voltage, secular change and others) and implements a low gain voltage-frequency characteristic.例文帳に追加

ばらつき条件（温度、電源電圧、経年変化等）下の安定動作を補償しかつ低ゲインの電圧−周波数特性を実現できる位相同期回路を提供する。 - 特許庁

To provide a phase locked loop circuit that can stabilize a system in a short time even with a high phase difference or a high frequency difference so as to reduce the lockup time.例文帳に追加

位相差または周波数差が大きい場合でも、短時間で系を安定化させることができ、ロックアップタイムを短縮可能な位相同期回路を提供する。 - 特許庁

To provide a phase locked loop that is configured to be in operation according to a plurality of characteristics flexibly with high reliability over a sufficiently wide frequency range.例文帳に追加

十分広い周波数範囲において高い信頼性を有し柔軟に複数の特性に従って動作するよう構成されたフェーズロックドループを提供すること。 - 特許庁

The frequency-locked loop locks the frequency of an internal clock signal with the frequency of the input signal and generates a frequency locking signal representing that the input signal is frequency-locked with the internal clock signal.例文帳に追加

周波数同期ループは、内部クロック信号の周波数と前記入力信号の周波数とを同期させ、前記入力信号の周波数と前記内部クロック信号の周波数とが同期させられることを示す周波数同期信号を発生する。 - 特許庁

By the decoding device 11, till an analog PLL (phase locked loop) circuit 13 is locked, the address information ADD is demodulated from a phase inversion pattern of an ADIP detected on the basis of a 1st clock Dpck to be produced by a digital PLL circuit 12.例文帳に追加

デコード装置１１は、アナログＰＬＬ回路１３がロックするまで、デジタルＰＬＬ回路１２により生成される第１クロックＤｐｃｋに基づいて検出したＡＤＩＰの位相反転パターンからアドレス情報ＡＤＤ を復調する。 - 特許庁

Timing at which both of the sample-and-hold device 10 and the integrator 13 are controlled is obtained from a phase lock loop, the phase lock loop is locked to a groove wobble signal (TWin) inputted by performing clock multipication with the prescribed coefficient.例文帳に追加

サンプル／ホールド装置（１０）と積分器（１３）との両方を制御するタイミングは位相ロックループ（１２）から得られ、該位相ロックループは、所定の係数でクロック乗算を実行することによって入力のグルーブウォブル信号（ＴＷｉｎ）にロックされる。 - 特許庁

The present invention comprises: a counter unit which receives an external clock and a delay locked loop clock and starts counting the number of toggles of each of the clocks from a set value; and a comparison control unit which compares the external clock count value with the delay locked loop count value in response to an on-die termination instruction signal and controls the operation of on-die termination in accordance with the values.例文帳に追加

外部クロック及び遅延固定ループクロックを受信して、それぞれのクロックがトグルされる数を設定された値からカウントするカウンタ部と、オンダイターミネーション命令信号に応答し、前記外部クロックカウント値と前記遅延固定ループカウント値とを比較し、その値に応じてオンダイターミネーションの動作を制御する比較制御部とを備える。 - 特許庁

This memory device includes a command decoder for generating a power-down signal responding to a power-down command, a mode register for storing power-down exit information, a clock synchronization circuit such as a DLL (delayed locked loop) or PLL (phase locked loop) circuit for generating an internal clock signal synchronized with an external clock signal, and a control part for controlling the DLL or PLL circuit.例文帳に追加

メモリ装置はパワーダウン命令に応答してパワーダウン信号を発生する命令デコーダと、パワーダウン脱出情報を貯蔵するモードレジスタと、外部クロック信号に同期される内部クロック信号を発生するＤＬＬまたはＰＬＬ回路のようなクロック同期化回路と、ＤＬＬまたはＰＬＬ回路を制御する制御部とを含む。 - 特許庁

This clock reproducing device has a phase locked loop for receiving a transmitted data signal and generating an output clock signal, and a frequency detection circuit 10 for receiving output clock and reference clock and generating a frequency error signal, and adds the frequency error signal to the phase error signal of the phase locked loop when the frequency error signal is large.例文帳に追加

伝送されたデータ信号を受信し、出力クロック信号を生成する位相ロックループと、前記出力クロックおよび基準クロックをを受信し周波数誤差信号を生成する周波数検出回路１１０を有し、周波数誤差信号が大きい場合は前記位相ロックループの位相誤差信号に周波数誤差信号を加算する。 - 特許庁

This drive for oscillating type actuator employs a FLL (Frequency Locked Loop) which detects electromotive force generated at a driving winding by mechanical oscillation during down period of the driving current of an oscillating type actuator, controls oscillating frequency in accordance with the relative time ratio of positive and negative polarities, and draws driving frequency into a section nearer to the self-resonance frequency of the oscillating type actuator.例文帳に追加

振動型アクチュエータの駆動電流の休止期間に機械振動により駆動巻線に発生する起電力を検出し、その正負極性の相対時間比率に従って発振周波数を制御し駆動周波数を振動型アクチュエータの自己共振周波数近傍に引き込むＦＬＬ（Frequency Locked Loop）を利用した振動型アクチュエータの駆動装置。 - 特許庁

A synchronous tracking circuit makes a reverse diffusion code train of a receiving end track a diffusion code train of a sending end, synchronizing with it in phase and is equipped with a DDL(Delay Locked Loop) circuit 11 which makes synchronous tracking through a DDL control and an interference component estimating part 12 which estimates the components of the other paths interfering with a prescribed target path out of multi paths.例文帳に追加

受信側の逆拡散符号列の位相を送信側の拡散符号列の位相に同期して追跡させる同期追跡回路であり、同期追跡をDLL(Delay Locked Loop)制御により行なうDLL回路１１とマルチパスのうち所定の着目パスに対する他パスからの干渉成分を推定する干渉成分推定部１２を備えている。 - 特許庁

To provide a delay locked loop (DLL) circuit which can control the operation of a register controlled DLL circuit by detecting whether or not a phase difference between an input source clock REFCLK and an output delay locked clock DLLCLK reaches a maximum value.例文帳に追加

入力されるソースクロックＲＥＦＣＬＫと、出力される遅延固定クロックＤＬＬＣＬＫとの間の位相差が最大値に達するか否かを検知し、レジスタ制御型遅延固定ループ回路の動作を制御することができる遅延固定ループ回路を提供する。 - 特許庁

A hook-and-loop fastener 5 for closing the opening section 2 is provided on the outer face side near the opening section 2 on the bolt storage bag 1 formed with the opening section 2 for taking the bolts in or out and a locked section 3 locked on the lock section of a lifting apparatus.例文帳に追加

ボルトの出し入れを行う開口部２及び揚重器具の係止部に係止される被係止部３を形成したボルト収納袋１において、開口部２の近傍の外面側に、開口部２を閉塞するための面ファスナ５を備える構成とした。 - 特許庁

To provide a transmitter-receiver for data superimposed on a video signal that eliminates the need for a phase locked loop and a specific high frequency clock signal phase-locked to a integer multiple of a horizontal scanning period, has a simple configuration and is surely in operation without any adjustment and to provide its method.例文帳に追加

位相同期ループや水平走査周期の整数倍に位相同期した特定高周波クロック信号が不要であり構成が簡単且つ無調整で確実に動作する映像信号へのデータ重畳送受信装置およびその方法を提供する。 - 特許庁

In a phase-locked loop type local oscillator which is provided with a phase comparator 2 inside a loop, a multiplier 6 provided on the output side of an oscillator 5 is used effectively by a lock detecting signal 2a which shows a synchronous state and which is obtained from the output of the phase comparator 2.例文帳に追加

位相比較器２をループ中に含む位相ロックループ型局部発振器において、位相比較器２出力から得られる同期状態を示すロック検出信号２ａにより発振器５出力側に設けた逓倍器６を有効にするようにした。 - 特許庁

Furthermore, a low pass filter 20 attenuating a reference signal frequency received by the phase comparator 12 is inserted between the loop filter 15 and the voltage controlled oscillator 10 being components of the phase locked loop and a time constant of the low pass filter 20 is selected.例文帳に追加

また、前記フェーズロックループを構成するループフィルタ１５と電圧制御発振器１０との間に位相比較器１２に入力する基準信号周波数を減衰させるローパスフィルタ２０を挿入し、ローパスフィルタ２０の時定数を切り替え可能に構成している。 - 特許庁

The phase-locked loop circuit comprises a gain setting circuit 60 for setting a gain of a voltage controlled oscillator 40, and a time constant setting circuit 70 for setting a time constant determined from a magnitude of a current of a charge pump circuit 20 and a capacity value of a loop filter 30.例文帳に追加

位相同期回路は、電圧制御発振器４０のゲインを設定するゲイン設定回路６０と、チャージポンプ回路２０の電流の大きさ及びループフィルタ３０の容量値から決定される時定数を設定する時定数設定回路７０とを備えている。 - 特許庁

To provide a phase locked loop(PLL) circuit that further decreases the sensitivity of a voltage controlled oscillator whose oscillated frequency output is controlled in the PLL circuit to obtain the oscillated output with high signal purity and less phase noise.例文帳に追加

ＰＬＬ回路で制御する電圧制御発振回路感度を更に小さくして、位相ノイズの少ない信号純度の高い、発振出力を得ることができるＰＬＬ回路をえる。 - 特許庁

To provide a delay adjustment circuit for a DLL(Delay Locked Loop) that can prevent noise production at switching by a delay control signal and occurrence of an output delay error and realize a high-speed operating processing.例文帳に追加

遅延制御信号による切替え時のノイズ発生や出力遅延誤差発生を防止した上で高速動作処理化を具現し得るＤＬＬ用遅延調整回路を提供すること。 - 特許庁

To provide a phase locked loop (PLL) circuit which is excellent in performance such as phase error and frequency accuracy, is inexpensive, and utilizes a voltage controlled oscillator (VCO) having a wide control voltage input range.例文帳に追加

位相誤差および周波数精度等の性能に優れ、かつ低価格で、広い制御電圧入力範囲を持つ電圧制御発振器を利用したＰＬＬ回路を提供する。 - 特許庁

To provide a phase-locked loop circuit capable of outputting an output clock signal of a frequency based on an input clock signal by synchronizing with a local clock signal.例文帳に追加

ローカルクロック信号に同期し、入力クロック信号に基づく周波数の出力クロック信号を出力することができる位相ロックループ回路を提供することを課題とする。 - 特許庁

To provide a semiconductor device which secures a phase margin by applying a digital compensation circuit advantageous in process migration in order to maintain characteristics while reducing the area of a phase locked loop circuit.例文帳に追加

位相同期回路の面積を低減しつつ特性を保持するために、プロセスマイグレーションに利点のあるデジタル補償回路を適用し、位相余裕を確保する半導体装置を提供する。 - 特許庁

Each delay circuit is constituted of a delay line 2 and a PLL (phase-locked loop) circuit 3, and when the delay circuit is applied to a disk recording device, the selector is selected according to medium type and rotational speed.例文帳に追加

また、各遅延回路を、ディレイライン２とＰＬＬ回路３で構成し、ディスク記録装置に適用する際は、メディア種別及び回転速度に応じてセレクタの選択を行う。 - 特許庁

To provide a wireless relay apparatus which performs normal relay by using one PLL (Phase Locked Loop) circuit even when a different wireless channel is selected for each slot and has a suppressed manufacturing cost.例文帳に追加

無線中継装置において、スロット毎に異なる無線チャネルの選択をする場合であっても１つのＰＬＬ回路を用いて正常な中継を行うと共に、製造コストを抑制する。 - 特許庁

To making the frequency of an oscillating frequency high, even under a voltage reduction tendency of a logic circuit to be used for a PLL (Phase Locked Loop) circuit while reducing a tolerance of the oscillating frequency in a resonance circuit.例文帳に追加

共振回路における発振周波数の公差を低減し、ＰＬＬ回路に用いられる論理回路の低電圧化傾向の下でも、発振周波数の高周波化を図る。 - 特許庁

To provide a PLL (Phase Locked Loop) circuit which obtains a VCO (Voltage Controlled Oscillator) output having satisfactory spurious output characteristics with respect to all channels and which has suppressed fluctuation in the characteristics due to a temperature change.例文帳に追加

全てのチャンネルについてスプリアス特性が良好なＶＣＯ出力を得ることができ、温度変化による特性変動を抑えることができるＰＬＬ回路を提供する。 - 特許庁

To detect a phase error with good accuracy even if an amplification level of a read signal varies in a phase error detection circuit and to stabilize the phase synchronization characteristic of a phase locked loop circuit.例文帳に追加

位相誤差検出回路において、読み出し信号の振幅レベルが変動しても位相誤差を精度良く検出し、よって位相同期ループ回路の位相同期特性を安定させること。 - 特許庁

To provide a phase-locked loop (PLL) circuit capable of reducing a phase error amount, without being restricted in a value of a period of a sampling clock, for a horizontal synchronizing signal to be input.例文帳に追加

入力される水平同期信号に対して、サンプリングクロックの周期の値に制約されることなく、位相誤差量を低減することができるフェーズロックドループ回路を提供する。 - 特許庁