「locked loop」に関連した英語例文の一覧と使い方(13ページ目) - Weblio英語例文検索

An out-of-synchronism detector 102 discriminates the presence of a fault depending on the level of a control signal given to a VCO built in a frequency phase locked loop used for generating a clock signal.例文帳に追加

同期はずれ検出器１０２では、クロック生成に用いる周波数位相同期ループに内蔵されるＶＣＯへの制御信号の大小により異常の有無を判定する。 - 特許庁

The phase-locked loop circuit can control the variable region of the resistance R, of a parallel circuit consisting of an Nch transistor 15 and resistors 23, 24 corresponding to setting resistances R2, R3 of the resistors 23, 24.例文帳に追加

抵抗器２３，２４の抵抗値Ｒ２，Ｒ３の設定に応じて、Ｎｃｈトランジスタ１５、抵抗器２３，２４からなる並列回路の抵抗値Ｒの可変領域を制限することができる。 - 特許庁

Since output voltage of the loop filter is always regulated within the capture range, the PLL circuit can surely be locked regardless of the frequency deviation of the input signal and the fluctuation in the component characteristics.例文帳に追加

ループフィルタの出力電圧が常にキャプチャーレンジ内に規制されるので、入力信号の周波数のずれや部品特性のばらつきに関わらず、確実にロックさせることができる。 - 特許庁

The phase locked loop circuit may also include a voltage controlled oscillator circuit, including at least four loops, receiving the control voltage and generating multiple internal clock signals.例文帳に追加

また、位相同期ループ回路は少なくとも４個のループを含み制御電圧を受信して複数の内部クロック信号を発生する電圧制御発振器回路も含むことができる。 - 特許庁

To provide a delay locked loop apparatus for preventing the occurrence of locking failure due various changes in environment such as the temperature of a chip when relatively long-time power down mode remains.例文帳に追加

相対的に長時間パワーダウンモードにとどまる場合、チップの温度等の様々な環境の変化によってロックフェイルが発生することを防止する遅延固定ループ装置を提供すること。 - 特許庁

An LIU 1 extracts a clock signal from the Iub signal, a framer 2 inputs a digital signal outputted from the LIU 1 to detect frame synchronization and errors, a phase-locked loop 10 generates a clock signal in synchronization with the extracted clock signal, and a BB circuit 7 and an RF circuit 8 operate, based on a clock signal outputted from the phase locked loop 10.例文帳に追加

ＬＩＵ１がＩｕｂ信号からクロック信号を抽出し、フレーマ２がＬＩＵ１から出力されたディジタル信号を入力してフレーム同期および誤り検出し、位相同期ループ１０が抽出されたクロック信号に同期したクロック信号を生成し、ＢＢ回路７とＲＦ回路８が位相同期ループ１０から出力されるクロック信号に基づいて動作する。 - 特許庁

A digital compensation phase locked loop circuit 200 of the semiconductor device includes: a phase locked loop circuit 100 including a voltage controlled oscillator 104 having capacitors at oscillation nodes and consecutively controlled by an applied voltage; and a digital compensation circuit 201 which variably controls the capacitors at the oscillation nodes of the voltage controlled oscillator 104 in accordance with an input phase difference.例文帳に追加

半導体装置のデジタル補償型位相同期回路２００において、発振ノードに容量を具備し、印加電圧で連続的に制御される電圧制御型発振器１０４を含む位相同期回路１００と、入力される位相差に応じて電圧制御型発振器１０４の発振ノードの容量を可変に制御するデジタル補償回路２０１とを有する。 - 特許庁

A phase detector (1) of the phase-locked loop gives 1st and 2nd impulses to a charge pump (2) periodically, the impulses have an emission time, depending on a phase ratio of input signals of the phase-locked loop and ring filters (3a, 3b) respectively control increase or decrease in the circuit output.例文帳に追加

位相検出器（１）が第１及び第２インパルスを電荷ポンプ（２）に周期的に与え、該インパルスはフェーズロックドループの入力信号間の位相比に依存した放出時間を有し、リングフィルター（３ａ，３ｂ）により回路出力の増加又は減少をそれぞれ制御するような種類のフェーズロックドループにおいて、定格条件にて誤差信号をリセットする電荷ポンプ（２）が与えられる。 - 特許庁

An upper limit value/lower limit value detection circuit detects and stores the upper limit value and the lower limit value of an output of the loop filter when the PLL circuit is locked, the stored upper/lower limit values are input to a limit circuit, and the limit circuit regulates the output of the loop filter to a value between the upper/lower limit values.例文帳に追加

ロックしたときのループフィルタの出力の上限値と下限値を上限値／下限値検出回路で検出して保持し、この保持した上下限値をリミット回路に入力し、このリミット回路でループフィルタの出力を前記上下限値の間の値に規制するようにした。 - 特許庁

The core material 4 locks the filter 5 by the locking means 6 to control the attitude of the filter 5, the capture appliance 3 captures the filter 5 locked by the locking means 6, by the loop 31, and the tube body 2 retracts the filter 5 captured by the loop 31 into the tube inside by being moved to the distal end side.例文帳に追加

そして、芯材４は、係止手段６でフィルタ５を係止してフィルタ５の姿勢を制御し、捕捉具３は係止手段６に係止されたフィルタ５をループ３１で捕捉し、管体２は、先端側に移動されることでループ３１により捕捉されたフィルタ５を管内に引き込む。 - 特許庁

A PLL (phase locked loop) 3 and a controller 7 of a video signal processor 9 identify the transmission system of a video signal B sent from a terminal 1 with an identification signal C received at a terminal 4.例文帳に追加

本映像信号処理装置９のＰＬＬ３とコントローラ７は、端子４が受信した識別信号Ｃによって、端子１から入力されてくる映像信号Ｂの伝送方式を識別する。 - 特許庁

To provide a DPLL (digital phase locked loop) circuit with hold-over function that generates a temperature-controlled reference clock with high precision for free-running frequency control, especially, during holdover regarding a digital synchronous network.例文帳に追加

デジタル同期網に関し、特にホールドオーバ時において自走周波数制御のために温度補正を行った高精度な基準クロックを生成するホールドオーバ機能付きＤＰＬＬ回路を提供する。 - 特許庁

To provide an optical (disk) driving system including a delay locked loop based multiphase clock generator capable of generating 32 different phases from input clock having a frequency of 800 MHz or greater.例文帳に追加

800MHzまたはそれ以上の周波数を有する入力クロックから、32個の異なる位相を発生させうる遅延同期ループ基盤の多重位相クロック発生器回路を備える光学(ディスク)駆動システムを提供する。 - 特許庁

To comply with demands for a large voltage-controlled oscillation range (for example, 487 MHz), a desired supply voltage (for example, 1.2V), and low power consumption in designing a phase-locked loop frequency synthesizer.例文帳に追加

位相ロックループ周波数シンセサイザ設計における、大きな電圧制御発振器範囲（例えば、４８７ＭＨｚ）、（例えば）１．２Ｖ電力供給電圧、および低い電力消費の要求を達成する。 - 特許庁

To provide a digital PLL (Phase locked loop)circuit capable of generating a clock signal that does not cause disturbance in a video even if used as a sampling clock signal to sample a video signal.例文帳に追加

映像信号をサンプリングするためのサンプリングクロック信号として用いても、映像に乱れを生じさせないクロック信号を生成することのできるデジタルＰＬＬ回路を提供することを課題とする。 - 特許庁

Further, the phase-locked loop adds errors of each facet to the mean time value and uses the result to correct the frequency of a pixel clock generator for both the reference frequency error and the errors for every facets.例文帳に追加

またフェーズロックループは、各ファセットの誤差を平均時間値に加算し、その結果を使用して、参照周波数誤差及びファセット毎の誤差の両方のために画素クロック発信器の周波数を補正する。 - 特許庁

A charge pump 5 and a loop filter 6 generate a control voltage CNTL by the UP/DOWN pulses and perform control so that the delay clock becomes a locked state in one cycle of the fundamental clock.例文帳に追加

これらＵＰ／ＤＯＷＮパルスによってチャージポンプ５、およびループフィルタ６が制御電圧ＣＮＴＬを生成し、基本クロック１周期で遅延クロックがロック状態となるように制御を行う。 - 特許庁

In this PLL(phase locked loop) circuit, phase control signals are obtained from a phase detector 12 and supplied to an operational amplifier 15 and frequency control signals are obtained from a frequency detector 13 and supplied to the operational amplifier 14.例文帳に追加

位相検出器１２から位相制御信号が得られオペアンプ１４に供給され、また周波数検出器１２からは周波数制御信号が得られ前記オペアンプ１４に供給される。 - 特許庁

This frequency synthesizer provided with a phase-locked loop 10 has a frequency divider 14 which is connected between a voltage-controlled oscillator 12 and a phase frequency comparator 16 and has an integral frequency dividing ratio.例文帳に追加

フェーズロックドループ１０を備えた周波数シンセサイザは、電圧制御型発振器１２と位相周波数比較器１６との間に接続された整数分周比をもつ周波数分周器１４を持っている。 - 特許庁

To provide a phase-locked loop circuit and a signal generator unit having the above circuit, capable of promptly outputting a signal of desired frequency without greatly increasing the circuit scale.例文帳に追加

回路規模の大幅な増大を招かずに、早期に所望の周波数を有する信号を出力することができる位相同期ループ回路及び当該回路を備える信号発生装置を提供する。 - 特許庁

When it is detected the carrier reproduction loop is locked in a demodulator 6 and the frames of data from the demodulator 6 cannot be synchronized, the generation of pseudo lock is judged and a detecting signal (c) is outputted.例文帳に追加

復調器６においてキャリア再生ループがロックし、かつ復調器６からのデータのフレーム同期が取れないことが検出されると、疑似ロックが発生したとして検出信号ｃが出力される。 - 特許庁

The feedback signal is generated by a detector/filter for detecting the common mode voltage of the fully differential phase locked loop filter and for low-pass-filtering the common mode voltage in order to remove a differential signal component.例文帳に追加

フィードバック信号は、全差動フェイズロックループフィルタのコモンモード電圧を検出し、差動信号成分を除去するためにコモンモード電圧をローパスフィルタする検出器・フィルタによって生成される。 - 特許庁

To provide a delay locked loop which can stably operate even under the worst condition of a semiconductor memory device such as noise interference, PVT variation and frequent entry/exit of a power down mode.例文帳に追加

ノイズの干渉、ＰＶＴの変動、及び頻繁に起こるパワーダウンモードへの進入・脱出など、半導体メモリ素子の最悪の状況でも安定的に動作できる遅延固定ループを提供すること。 - 特許庁

To provide a method and apparatus for accurately estimating the carrier frequency offset and the carrier phase offset of a digitally modulated signal using a signal processing algorithm to initialize the state variables of a Phase-Locked Loop(PLL).例文帳に追加

位相同期ループ（ＰＬＬ）の状態変数を初期化する信号処理アルゴリズムを使用して、ディジタル変調信号の搬送波周波数オフセットと搬送波位相オフセットを正確に推定する方法と装置。 - 特許庁

To provide an analog DLL circuit of a reduced circuit scale and a reduced power consumption which is a delay locked loop circuit, and controls a phase of a clock signal with respect to that of a reference clock signal.例文帳に追加

基準クロック信号の位相に対して、クロック信号の位相を制御する遅延ロックループ回路であって、回路規模の縮小化及び低消費電力化を図かったアナログDLL回路を提供する。 - 特許庁

To provide a phase-locked loop capable of switching the processing clock frequency of processing signals, on the basis of a set operation mode and reducing power consumption, and a communication device.例文帳に追加

設定される動作モードに基づいて処理信号の処理クロック周波数を動作モードに基づいて切り替え、消費電力の低減を図ることが可能な位相同期回路、および通信装置を提供する。 - 特許庁

To surely oscillate a VCO at an oscillation frequency, which is determined by a ratio of a transconductance (α gm) of a gm cell and a capacitance value C of a capacitor, in a phase locked loop (PLL) circuit employing a gm-C type VCO.例文帳に追加

ｇｍ−Ｃ型ＶＣＯを用いたＰＬＬ回路において、ＶＣＯをｇｍセルのトランスコンダクタンス（α・ｇｍ）と、キャパシタの容量値Ｃの比で定まる発振周波数で確実に発振させる。 - 特許庁

The information PW1 is multiplied by a coefficient k by a multiplier 14, and the oscillation period information PW2 corresponding to the oscillation period of a phase locked loop(PLL) 20 is generated and given to the PLL 20.例文帳に追加

平均周期情報ＰＤ1に乗算器１４で係数ｋを乗算し、位相ロックループ２０の発振周期に対応する発振周期情報ＰＤ2を生成して位相ロックループ２０に与える。 - 特許庁

To improve the accuracy of phase adjustment of a DLL(delay locked loop) circuit and to prevent the generation of jitters by preventing the influence of power source noise generated by the operation of an internal circuit from being transmitted to the DLL circuit.例文帳に追加

内部回路の動作によって発生する電源ノイズの影響が、ＤＬＬ回路に伝わらないようにして、ＤＬＬ回路の位相調整の精度を向上し、ジッタの発生を防止する。 - 特許庁

To solve a problem that the output timing of effective output data is not constant for every test in a test employing automatic test equipment (ATE) for a data output circuit in an LSI (large scale integrated circuit) comprising a PLL (phase locked loop) circuit or the like.例文帳に追加

ＰＬＬ回路等を含むＬＳＩ中のデータ出力回路に対する自動テスト装置（ＡＴＥ）を用いたテストでは、有効な出力データの出力タイミングがテスト毎に一定でない。 - 特許庁

On the other hand, a phase locked loop signal is given to a base of a 1st conductivity type transistor(TR) and a signal of its emitter is given to a base of a 2nd conductivity type TR and a signal of the collector is given to the anode of the varactor diode.例文帳に追加

一方、フェーズロックループ信号を第１導電型トランジスタのベースに与え、エミッタの信号を第２導電型トランジスタのベースに与え、コレクタの信号をバラクタダイオードのアノードに与える。 - 特許庁

To provide a PLL(phase-locked loop) circuit which has high frequency stability and causes no abnormal oscillation even when the frequency abnormality of a reference signal occurs and the signal of an unexpected frequency is inputted.例文帳に追加

基準信号の周波数異常が発生し、予期しない周波数の信号が入力された場合でも、異常発振を起こすことのない、周波数安定度の高いＰＬＬ回路を提供する。 - 特許庁

To provide a phase synchronization circuit that can realize a phase locked loop with a wide correction range of a phase deviation without a limit of a phase shift correction range due to a limit of an oscillated frequency of a VCO.例文帳に追加

ＶＣＯの発振周波数の制限による位相ずれ補正範囲の制限がなく、位相ずれの補正範囲の広い位相同期ループを実現することができる位相同期回路を提供する。 - 特許庁

By a digital clock generation system that uses a digital phase locked loop, the mounting eccentricity of the second encoder is measured and compensated for a more accurately mounted spindle control encoder.例文帳に追加

ディジタル位相固定ループを使用したディジタル・クロック発生システムによって、より正確に取り付けられたスピンドル制御エンコーダに対して、第２のエンコーダの取付けの偏心が測定および補償される。 - 特許庁

A phase comparison circuit 3 for composing the phase-locked loop 10 compares the phase of the clock signal, that the LIU1 extracts from the Iub signal with that of a clock signal outputted from a frequency-dividing circuit 6.例文帳に追加

位相同期ループ１０を構成する位相比較回路３は、ＬＩＵ１がＩｕｂ信号から抽出したクロック信号と、分周回路６から出力されるクロック信号とを位相比較する。 - 特許庁

A phase comparator 2 of a PLL(phase-locked loop) circuit inputs an Hin (horizontal synchronous input) signal via a delay circuit 1 and the RET (feedback) signal of a frequency divider circuit 6 via a delay circuit 7 respectively to carry out phase comparison of both signals.例文帳に追加

ＰＬＬ回路において、位相比較器２は、遅延回路１を介してＨｉｎ信号を、他方、遅延回路７を介して分周回路６のＲＥＴ信号を入力して位相比較している。 - 特許庁

A PLL consisting of a phase comparator 6, a loop filter 7, an adder circuit 9 and a variable frequency oscillation circuit 10 generates a clock signal 11 that is phase-locked to a recovered signal 4.例文帳に追加

位相比較回路６、ループフィルタ７、加算回路９、可変周波数発振回路１０により構成されるＰＬＬにより、再生信号４に位相同期したクロック信号１１を発生する。 - 特許庁

The multiphase clock generator includes a delay locked loop having a frequency divider for outputting a N-divided clock to a first set of M voltage-controlled delay cells within a feedback loop, and further includes an identical set of M voltage controlled delay cells outside the feedback loop for delaying the undivided clock and for outputting the M multiphase clocks.例文帳に追加

Ｎで分周されたクロックを、フィードバックループ内のＭ個の電圧制御される第１遅延素子に出力するための周波数分周器を有する遅延同期ループを備え、分周されていないクロックを遅延させて、Ｍ個の多重位相クロックを出力するために、フィードバックループの外部に同じＭ個の電圧制御される遅延素子を更に備える多重位相クロック発生器。 - 特許庁

For the detection of the PLL lock state, either a frame sync detection result or an integration amount of an absolute value of a phase error is measured as an evaluation index, and a magnitude of the evaluation index in a fixed interval is determined, thereby generating an RF quality signal RQ indicating whether or not a phase-locked loop is locked on the basis of a result of the determination.例文帳に追加

ＰＬＬロック状態の検出は、フレームシンクの検出結果、位相誤差の絶対値の積算量、の何れかを評価指標として測定し、一定区間での当該評価指標の大小を判定し、判定結果に基づき位相同期ループがロックしているか否かを示すＲＦ品質信号RQを生成する。 - 特許庁

The clock synchronizing system includes a phase-locked loop circuit for generating a multiplication clock on the basis of a reference clock, a frequency dividing circuit for generating a frequency dividing clock on the basis of the multiplication clock and a frame pulse generating circuit for generating a frame pulse by frequency-dividing the reference clock, wherein the frequency dividing clock is phase-locked by the frame pulse.例文帳に追加

基準クロックに基づき逓倍クロックを生成する位相同期回路と、逓倍クロックに基づき分周クロックを生成する分周回路と、基準クロックを分周してフレームパルスを生成するフレームパルス生成回路とを備え、前記分周クロックは前記フレームパルスにより位相同期化がなされることを特徴とする。 - 特許庁

The receiver consists of a local oscillation means 6 using a phase locked loop comprising a reference oscillator 14, a phase comparator 12, a loop filter 15, a programmable frequency divider 11 and a voltage controlled oscillator 10 and of a reception means that receives and demodulates a desired signal selected by the local oscillation means 6.例文帳に追加

基準発振器１４、位相比較器１２、ループフィルタ１５、プログラマブル分周器１１及び電圧制御発振器１０とから構成されるフェーズロックループを用いた局部発振手段６と、この局部発振手段６により選択された希望信号を受信復調する受信手段とで構成されている。 - 特許庁

In order to calibrate the gain of the digital-analogue converter 20, a voltage comparator 21 compares an output voltage of the digital-analogue converter 20 with a voltage stored in the second loop filter, after disconnecting the second charge pump 14 of the second phase lock loop, which has been previously locked onto a determined output frequency.例文帳に追加

デジタル／アナログ変換器２０の利得を較正するために、決められた出力周波数に予めロックされた第２の位相ロック・ループの第２の電荷ポンプ１４を切り離した後に、電圧比較器２１が、デジタル／アナログ変換器２０の出力電圧を、第２のループ・フィルタ内に蓄えられた電圧と比較する。 - 特許庁

To provide a phase locked loop circuit with variable loop band, which does not generate deterioration in a modulating signal even when a continuous signal of "1" is inputted, also can maintain the frequency of a reference signal low and maintain the sampling frequency of a phrase comparator and a delta sigma circuit low even when the symbol rate is high.例文帳に追加

“１”の連続信号が投入された場合にも変調信号劣化を発生せず、さらに、シンボルレートが高い場合においても基準信号の周波数を低く保ち、位相比較器およびデルタシグマ回路のサンプリング周波数を低く保持できるループ帯域可変の位相同期回路を提供する。 - 特許庁

The microcomputer includes: an oscillator (101) generating a first clock signal; and a PLL (Phase-locked loop) circuit (102) for phase-comparing the first clock signal with a feedback signal and forming a second clock signal based on it.例文帳に追加

第１クロック信号を発生可能な発振器（１０１）と、上記第１クロック信号とフィードバック信号との位相比較を行い、それに基づいて第２クロック信号を形成するＰＬＬ回路（１０２）とを設ける。 - 特許庁

Besides, the plurality of clocks with different frequencies are selected by performing changeover by each prescribed time, and the plurality of clocks with different frequencies are generated by using a Delay Locked Loop in programmable logic.例文帳に追加

また、上記周波数の異なる複数のクロックを所定の時間毎に切り替えて選択し、上記周波数の異なる複数のクロックはプログラマブルロジック内のＤｅｌａｙ Ｌｏｃｋｅｄ Ｌｏｏｐを使用して生成される。 - 特許庁