「locked loop」に関連した英語例文の一覧と使い方(16ページ目) - Weblio英語例文検索

To provide a phase locked loop oscillation circuit that smoothly locks together a synchronizing signal of a received image signal even on the occurrence of a VTR signal whose horizontal synchronizing signal is partially changed or of switching of input image signal at a transmitter side and generates a sampling clock so as not to cause a reproduction error at a decoder of a receiver side.例文帳に追加

送信側で、水平同期が部分的に変化するＶＴＲの信号又は入力画像信号の切替え等が発生しても、引き込みを円滑に行い且つ受信側で復号化装置に再生エラーが発生しないように標本化クロックを発生する標本化回路の位相同期発振回路を提供する。 - 特許庁

The synchronous semiconductor device having a delay locked loop may include a replica delay 100 for replicating the delay time of an internal circuit, an anti-fuse circuit 200 for controlling the replicated the delay time, and a high voltage generator 300 that applies a high voltage into the anti-fuse circuit 200.例文帳に追加

遅延固定ループを備える同期型半導体装置において、実際内部回路の遅延時間をレプリカするためのレプリカ遅延部１００と、前記レプリカされた遅延時間を制御するためのアンチヒューズ回路部２００と、前記アンチヒューズ回路部に高電圧を印加するための高電圧発生器３００とを含む。 - 特許庁

An optically isolated circuit device includes a first opto-isolator circuit that is driven by a first clock signal, and the output of the first opto-isolator circuit is used to drive a phase-locked loop (PLL) that is configured to synthesize a second clock signal having a frequency that is a multiple of the first clock signal frequency.例文帳に追加

光絶縁回路装置は第１のクロック信号によって駆動される第１のオプトアイソレータ回路を含み、第１のオプトアイソレータ回路の出力は、第１のクロック信号周波数の倍数である周波数を有する第２のクロック信号を同期させるように構成された位相ロックループ（ＰＬＬ）を駆動するために使用される。 - 特許庁

The apparatus is provided with a magnetron 11, a high-voltage DC stabilized power source 12, a directional coupler 18 for branching a portion 1a of a microwave 1, an attenuator 19 for attenuating the branched microwaves, and a phase-locked loop circuit 10 including a reference signal transmitter 13, a phase comparator 14 and an anode current control computing element 20.例文帳に追加

マグネトロン１１と、高圧直流安定化電源１２と、マイクロ波１の一部１ａを分岐する方向性結合器１８と、分岐したマイクロ波を減衰する減衰器１９と、基準信号発信器１３と位相比較器１４とアノード電流制御演算器２０とを有する位相同期回路１０とを備える。 - 特許庁

In this frequency synthesizer by a phase locked loop provided with a phase frequency comparator 16, a voltage-controlled oscillator 12 and a frequency divider 14, the voltage-controlled oscillator 12 has a plurality of oscillator steps having different center frequencies and selects one oscillator step as the function of the integral part of a frequency division ratio.例文帳に追加

位相周波数比較器１６、電圧制御発振器１２および分周器１４を備えた位相ロックトループによる周波数シンセサイザにおいて、電圧制御発振器１２は異なる中心周波数を持つ複数の発振器段を有し、分周比の整数部分の関数として１つの発振器段を選択する。 - 特許庁

It is possible with this configuration to avoid abnormal operation of the phase comparator, caused by the equivalent pulse and serrated pulse or noise in a vertical blanking period of the composite synchronization signal, even without a reference oscillation source; and a phase locked loop will be ensured, where an oscillation frequency of the voltage controlled oscillator is prevented from varying by large amounts.例文帳に追加

この構成によると、前記基準発振源がなくても複合同期信号の垂直ブランキング期間の等価パルスおよび切り込みパルスまたはノイズによる位相比較器の異常動作を回避することができ、電圧制御発振器の発振周波数が大きく変動することのないフェーズ・ロックド・ループが得られる。 - 特許庁

In the demapping method, a virtual data amount counter 15 is provided, the virtual data amount of client data estimated to be stored in the demapping FIFO 12 is counted from the frame interval of received line data and the data amount of the period, and the phase comparison signals being the phase reference in the phase locked loop are generated on the basis of the count value.例文帳に追加

仮想データ量カウンタ１５を設け、受信したラインデータのフレーム間隔とその期間のデータ量とからデマッピングＦＩＦＯ１２に蓄積されていると推定されるクライアントデータの仮想データ量を計数し、その計数値に基づいて、位相同期ループにおける位相基準となる位相比較信号を生成する。 - 特許庁

In the bit phase synchronized locally generated optical pulse string formation circuit generating a locally generated optical pulse string B synchronized with an input signal optical pulse string A of a bit rate Nfa (N is a natural number), the locally generated pulse light source itself generating the locally generated optical pulse string B is arranged in a phase locked loop in the circuit.例文帳に追加

ビットレートＮｆ_a（Ｎは自然数）の入力信号光パルス列Ａとビット位相が同期している局発光パルス列Ｂを生成するビット位相同期局発光パルス列生成回路において、上記局発光パルス列Ｂを生成する局発パルス光源自身が、位相同期ループ内に配置されている回路である。 - 特許庁

In the hard macros (for example, RAM 1, PLL (phase locked loop) circuit 2) 1, 2 constituting portions of the semiconductor integrated circuit 3 disposed on a semiconductor chip 5, wiring 11a-11f, 21a-21f passing through the inside of the hard-macros 1, 2 is prearranged before the hard-macros 1, 2 are disposed on the semiconductor chip 5.例文帳に追加

半導体チップ５上に配されて半導体集積回路３の一部を構成するハードマクロ（例えば、ＲＡＭ１、ＰＬＬ回路２）１，２には、該ハードマクロ１，２の内部を通過する通過配線１１ａ〜１１ｆ、２１ａ〜２１ｆが、該ハードマクロ１，２の半導体チップ５上への配置前に予め施されている。 - 特許庁

Additionally, error signal combination logic comprises receiving error information of a signal relevant to a phase locked loop with respect to each channel; combination logic configured to combine the received error signal information and generate a combined error signal, weighting the received error signal information from each channel, for example with reliability information.例文帳に追加

さらに、エラー信号組み合わせ論理は、各チャネルに関するフェーズ・ロック・ループに関連する信号のエラー情報を受信することと、受信エラー信号情報を結合し、結合されたエラー信号を生成し、たとえば、信頼性情報により、各チャネルからの受信エラー信号情報に重みを付けるように構成された組み合わせ論理とを含む。 - 特許庁

To provide a delay locked loop (DLL) circuit capable of preventing quality of a demodulation signal from being deteriorated, by making the cycle of phase difference control variable to suppress generation of jitter although there is a conventional problem that the phase difference control can not follow up high-speed movement of a path, jitter becomes greater during despreading, and the quality of the demodulation signal may be deteriorated.例文帳に追加

従来は、位相差制御がパスの高速移動に追従できず、逆拡散の際にジッタが大きくなって、復調信号の品質が劣化してしまうという問題点があり、位相差制御の周期を可変として、ジッタの発生を抑制し、復調信号の品質の劣化を防ぐことができるＤＬＬ回路を提供する。 - 特許庁

Further, the oscillation frequency of a high-frequency oscillation machine 12 for supplying a sinusoidal high-frequency voltage to the counter electrodes 2 is made to follow up the resonance frequency of a load side resonance circuit by a PLL (Phase Locked Loop) circuit 15 to prevent the distortion of the supply voltage and to suppress the generation of the microarcs by a steep noise component, thereby continuously forming the stable plasma.例文帳に追加

さらに、対向電極２に正弦波高周波電圧を供給する高周波発振機１２の発振周波数を、ＰＬＬ回路１５によって負荷側共振回路の共振周波数に追従させ、供給電圧の歪を防止し、急峻なノイズ成分によるマイクロアークの発生を抑止し、安定したプラズマを継続的に生成する。 - 特許庁

To provide a duty correction circuit, delay locked loop (DLL) circuit, column A/D converter, solid-state imaging device and camera system in which one element is enabled to deal with both the cases where a duty ratio is greater and smaller than 50%, and not only the number of elements but also the number of times of switching can be reduced, thereby reducing current consumption.例文帳に追加

デューティ比が５０％より大きい場合も小さい場合も両方を一つの素子で対応が可能であり、素子数を削減できるだけではなく、スイッチング回数を削減することが可能で、消費電流を削減することができるデューティ補正回路、ＤＬＬ回路、カラムＡ／Ｄ変換器、固体撮像素子、およびカメラシステムを提供する。 - 特許庁

To provide a digital information processing device with a digital signal reproducing circuit equipped with a clock control circuit, wide in frequency pull-in range and short in the pull-in time, in a phase-locked loop (PLL) configuration to increase the gain using an over-sampling method in order to reduce the operation delay time to occur in a digital PLL.例文帳に追加

デジタル方式のＰＬＬで発生する演算遅延時間を短縮するためにオーバーサンプリング方式を用いてゲインを高めるＰＬＬ構成において、周波数引込み範囲が広く、しかも引き込み時間が短いクロック制御回路により構成されたデジタル信号再生回路を備えたデジタル情報処理装置を提供する。 - 特許庁

This packing and transport trunk formed by connecting a lid body and a container body filled with cushioning members with hinge parts provided at the bottom part and disengageably locking an opening part by fastener, has a pair of female/male hook-and-loop fasteners locking to cover the locking part with the clamps locked, at both ends of the fastener.例文帳に追加

蓋体と緩衝部材を充填した容器本体とを底部に設けたヒンジ部で連結し、開口部は留め金によって係脱可能に掛止めてなる梱包輸送用トランクであって、留め具の両端に、留め具を掛け止めた状態で、掛止部を覆って係止する雌雄一対の面ファスナーを設けてなることを特徴とする。 - 特許庁

Thus, sufficient setup time and hold time are secured to an internal clock signal intCLK generated by DLL(Delay Locked Loop) regarding a latch operation inside the register without depending high/low of frequency and the number of mounted devices if the frequency is within the desired range and unless the permitted number of devices is exceeded.例文帳に追加

それにより、所望とする周波数範囲内であると共に許容されるデバイス数を超えない限り、周波数の高低によらず且つデバイス搭載数によらず、レジスタ内部におけるラッチ動作に関し、ＤＬＬによって生成された内部クロック信号ｉｎｔＣＬＫに対して十分なセットアップタイム及びホールドタイムを確保することができる。 - 特許庁

To provide a PLL(Phase Locked Loop) control method and a PLL circuit which can solve a problem of an unstable output of a voltage controlled oscillator when the frequency of an input signal is not within a variable range of the voltage controlled oscillator or when the input signal is absent and which can give a stable output even when the input signal includes sudden fluctuations.例文帳に追加

従来の入力信号の周波数が電圧制御発振器の可変範囲でない場合や、入力信号がない場合に、電圧制御発振器の出力が安定しないという問題点を解決し、入力信号に突発的な変動があっても安定した出力を得られるＰＬＬ制御方法及びＰＬＬ回路を提供する。 - 特許庁

A procedure for fixing time constant of filters incorporated in a RF(radio frequency) ripple signal generating circuit 8 and a tracking error signal generating circuit 9 after detecting out of lock of a PLL(phase locked loop) 5 by a microcomputer 11, and a procedure for switching time constant of a waveform equalizing circuit 3 after track-on are made unnecessary.例文帳に追加

ＰＬＬ５のロック外れをマイコン１１が検出してからＲＦリップル信号生成回路８、トラッキングエラー信号生成回路９の内蔵フィルタの時定数を固定にするまでの手順と、トラックオンしてから波形等化回路３の時定数を再生線速度追従に切り替える手順を不要にすることで、シークの所要時間の短縮が可能となる。 - 特許庁

A crystal oscillator includes: a tuning fork crystal vibrator; an oscillation circuit including a temperature compensation circuit for continuously correcting an oscillation frequency change caused by the temperature of the vibrator, in a time domain; and a plurality of PLL (Phase-Locked Loop) circuit outputting a high frequency clock signal with the output of the oscillation circuit as source oscillation.例文帳に追加

本発明の水晶発振器は、音叉型水晶振動体と、この振動体の温度による発振周波数の変化を、時間領域で連続的に補正するための温度補償回路を含んだ発振回路とを備え、この発振回路の出力を源振として高周波クロック信号を出力する、複数のＰＬＬ（フェイズロックループ）回路を備える。 - 特許庁

The phase-locked loop includes: a master oscillator 100 having an output operably connected to a first input of a phase detector 106; a slave oscillator 102 having an output operably connected to a second input of the phase detector 106; and a forward-gain-adaptation module operably connected to a raw-error terminal of the phase detector 106.例文帳に追加

フェーズロックドループは、位相検出器１０６の第１の入力に動作可能に接続された出力を有する主発振器１００、位相検出器１０６の第２の入力に動作可能に接続された出力を有する従発振器１０２、及び位相検出器１０６の生誤り端末に動作可能に接続されたフォワード利得適応モジュールを含む。 - 特許庁

This up-converter 10 modulates a high frequency input signal RF into a higher intermediate frequency output signal IF, and consists of a mixer circuit 11 comprising a high frequency amplifier RF-AMP, a local frequency amplifier LO-AMP, and a mixer MIX, of a local oscillation circuit OSC and of a phase locked loop circuit PLL.例文帳に追加

アップコンバータ１０は、高周波入力信号ＲＦを、より高い中間周波出力信号ＩＦに変調するものであって、高周波増幅器ＲＦ−ＡＭＰ、局部周波増幅器ＬＯ−ＡＭＰ、及び混合器ＭＩＸで構成される混合回路１１と、局部発振回路ＯＳＣと、位相同期ループ回路ＰＬＬとからなる。 - 特許庁

To reduce the development costs of a clock generation circuit CG and a synchronous DRAM or the like for mounting it and to shorten the development period by realizing the clock generation circuit CG whose basic constituting element is a DLL(delay locked loop) circuit provided with sufficiently high frequency accuracy and a sufficiently short lock-in cycle and provided with a wide movable frequency band.例文帳に追加

ＤＬＬ回路を基本構成要素とし、充分に高い周波数精度と充分に短いロックインサイクルとを有し、かつ広帯域の可動周波数帯域を有するクロック発生回路ＣＧを実現して、クロック発生回路ＣＧ及びこれを搭載するシンクロナスＤＲＡＭ等の開発費用を削減し、その開発期間を短縮する。 - 特許庁

The phase-error combination logic comprises receiving phase error information with respect to each channel; combination logic configured to combine the received phase error information and generate a combined phase error; and a phase-error output configured to apply the combined phase error to at least one channel phase locked loop.例文帳に追加

この位相エラー組み合わせ論理は、各チャネルに関する位相エラー情報を受信することと、受信位相エラー情報を結合し、結合された位相エラーを生成するように構成された組み合わせ論理と、結合された位相エラーを少なくとも１つのチャネル・フェーズ・ロック・ループに適用するように構成された位相エラー出力とを含む。 - 特許庁

A controllable oscillator DCO generates an output signal CKout of the phase locked loop, and a phase detector PD determines a phase difference between an input clock signal CKin of the PLL 12 and the PLL output signal CKout, and provides a phase detector output signal synchronizing the oscillator DCO with the clock signal CKin being used.例文帳に追加

制御可能なオシレータＤＣＯがフェーズロックループの出力信号ＣＫｏｕｔを発生し、且つ位相検知器ＰＤがＰＬＬ１２の入力クロック信号ＣＫｉｎとＰＬＬ出力信号ＣＫｏｕｔとの間の位相差を決定し、且つオシレータＤＣＯを使用されているクロック信号ＣＫｉｎと同期させる位相検知器出力信号を供給する。 - 特許庁

In this digital signal processing circuit which samples input analog signals using a sampling circuit 34 and outputs digital signals, using a signal made by multiplying an input reference signal at a PLL(phase-locked loop) circuit 32 as a sampling clock, a delay circuit 33 for phase adjustment between the signal made by multiplication of the input reference signal and the sampling clock is inserted in front of the PLL circuit 32.例文帳に追加

入力基準信号をＰＬＬ回路３２で逓倍した信号をサンプリングクロックとして用いて、入力アナログ信号をサンプリング回路３４でサンプリングしてディジタル信号を出力するディジタル信号処理回路において、入力基準信号を逓倍した信号とサンプリングクロックとの位相を調整するための遅延回路３３をＰＬＬ回路３２の前段に挿入してなるものである。 - 特許庁

In the frequency direct modulator performing frequency modulation by applying a voltage dependent on transmission data (DATA) to the control terminals V1 and V2 of a voltage controlled oscillator 24 not through a phase locked loop 6, temperature dependency of the terminal voltage at the time of PLL and of the unlocked modulation voltage is set to conform with the temperature dependency of a varicap diode.例文帳に追加

フェイズ・ロックト・ループ６を介さずに、送信データＤＡＴＡに依存した電圧を電圧制御発振器２４の制御端子Ｖ１，Ｖ２に与えて周波数変調を行う周波数直接変調装置において、ＰＬＬロック時の端子電圧とオープン後の変調電圧のそれぞれの温度依存性をバリキャップダイオードの温度依存性に合うように設定したことを特徴としている。 - 特許庁

To provide a magnetic bearing control device and method allowing the frequency of external force to pass through a critical speed even when the external force different from the rotational frequency of a rotor acts, advancing the phases of frequency bands except rotation synchronous components, not missing tracking even when acceleration and deceleration of a rotating body are fast, and not requiring a PLL (Phase Locked Loop) for extracting the rotation synchronous components.例文帳に追加

ロータの回転周波数と異なる外力が作用する場合でも、その外力の周波数を危険速度を通過させることができ、回転同期成分以外の周波数帯域の位相を進めることができ、回転体の加減速が早い場合でもトラッキングが外れることがなく、回転同期成分を抽出するＰＬＬ（フェーズロックドループ）が不要である磁気軸受制御装置と方法を提供する。 - 特許庁

The frequency error combination logic comprises receiving frequency error information with respect to each channel; combination logic configured to combine the received frequency error information and generate a combined phase error, weighting the received frequency error information from each channel; and a frequency error output configured to apply the combined frequency error to at least one channel phase locked loop.例文帳に追加

この周波数エラー組み合わせ論理は、各チャネルに関する周波数エラー情報を受信することと、受信周波数エラー情報を結合し、結合された位相エラーを生成し、各チャネルからの受信周波数エラー情報に重みを付けるように構成された組み合わせ論理と、結合された周波数エラーを少なくとも１つのチャネル・フェーズ・ロック・ループに適用するように構成された周波数エラー出力とを含む。 - 特許庁

In the high frequency oscillator, with which a reference oscillator is connected to a phase frequency detector for frequency control, having the reference oscillator, the phase frequency detector, a charge pump, a ring oscillator and a phase-locked loop circuit provided with a frequency divider, the ring oscillator is made a symmetric delay cell oscillator having two delay cell amplifiers (A1 and A2).例文帳に追加

基準発振器と、位相周波数検出器、チャージポンプ、リング発振器および分周器を備えた位相同期ループ回路とを有し、前記基準発振器は、前記位相周波数検出器に周波数制御のために接続されている形式の高周波発振器において、前記リング発振器を、２つの遅延セル増幅器（Ａ１，Ａ２）を有する対称型の遅延セル発振器にすることで解決される。 - 特許庁

To provide a phase locked loop capable of generating a regenerative clock with high accuracy, further preventing the regenerative clock from being an unstable state (jitter) near 0 phase difference and generating a stable regenerative clock even when an interference wave is included in a synchronizing signal into which a synchronizing signal is periodically inserted.例文帳に追加

従来の位相同期回路では、混信波があると、同期動作の不良を引き起こすという問題点があり、また、混信条件下でも高精度な再生クロックを得るよう提案された位相同期回路では、レベル最大値の検出誤差によりレベル最大値アドレスがばらつき、位相差０付近で再生クロックが不安定（ジッタ）になるという点についての配慮が不十分であったため、ジッタを防ぎ、安定した再生クロックを生成する位相同期回路を提供する。 - 特許庁

The encryption processing circuit 100 includes: a phase locked loop circuit 101 for receiving input of external clock signals from the outside and generating internal clock signals synchronized with the inputted external clock signals by executing feedback control; and a round processing circuit 102 which is configured to be operated in synchronism with the generated internal clock signals and encrypts the inputted information by repeatedly executing the round processing.例文帳に追加

暗号化処理回路１００は、外部から外部クロック信号が入力され、フィードバック制御を行うことにより、当該入力された外部クロック信号と同期した内部クロック信号を生成する位相同期回路１０１と、上記生成された内部クロック信号に同期して作動するように構成され、且つ、上記ラウンド処理を繰り返し実行することにより、上記入力された情報を暗号化するラウンド処理回路１０２と、を備える。 - 特許庁

The phase synchronization apparatus includes an oscillator gain setting member configured to discriminate a frequency by sequentially delaying an input clock after dividing the input clock at a prescribed division ratio and to generate an oscillation gain setting signal by using discriminated frequency information, and a phase locked loop (PLL) circuit configured to oscillate an output clock having a frequency corresponding to the oscillation gain setting signal in response to the input clock.例文帳に追加

本発明の位相同期装置は、入力クロックを所定の分周比で分周した後、順次遅延させる動作により周波数を判別し、前記判別された周波数情報を用いて発振器ゲイン設定信号を生成する発振器ゲイン設定手段と、前記入力クロックに応じて、前記発振器ゲイン設定信号に対応する周波数を有する出力クロックを発振させるＰＬＬ回路を含むことを特徴とする。 - 特許庁

To provide phase comparison signals without variations of a phase cycle even when there is a gap in client signals on the write side and to set a phase comparison cycle by a threshold, by using cyclic signals corresponding to a client data amount estimated to be stored in a demapping FIFO as the phase comparison signals being the phase reference of a phase locked loop for reproducing a client clock.例文帳に追加

フレーム形式で伝送されたラインデータからクライアントデータを取り出して一時的にデマッピングＦＩＦＯ１２に蓄え、このデマッピングＦＩＦＯ１２へのデータの書き込み頻度に対応して位相同期ループによりクライアントデータのクロックを再生して、デマッピングＦＩＦＯ１２からクライアントデータを読み出す構成において、ラインデータに含まれるヘッダ領域やエラー訂正領域によって書き込み周期にギャップがあるため、データの書き込み周期を位相比較の基準としてクロックを再生するのでは、回路が複雑となる。 - 特許庁

The proximal end is shaped and sized in such a way as to pass a body tissue, and then be selectively inserted into at least one of the plurality of the through-holes 16, and at least one of the surface features 14 is inserted into at least one through-hole 16, thereby a locked and closed loop is formed to fix the body tissue held inside.例文帳に追加

このデバイスは、近位端および遠位端を有する細長い可撓性の本体２０であって、長軸方向軸を規定する細長い可撓性の本体２０、この長軸方向軸からほぼ離れて延びる複数の表面特徴１４、この細長い可撓性本体２０の長さに沿って形成された複数の貫通穴１６を備え、ここで、この近位端が、身体組織を通過し、そしてその後、その複数の貫通穴１６の少なくとも１つを選択的に通過されるような形態および寸法であり、この表面特徴１４の少なくとも１つがまた、少なくとも１つの貫通穴１６を通過し、それによってその中に保持される身体組織を固定するようなロックされ閉鎖されたループを形成する。 - 特許庁