「locked loop」に関連した英語例文の一覧と使い方(11ページ目) - Weblio英語例文検索

A means for synchronizing all the modulation frequencies of a modulation magnetic flux-locked loop feedback circuit by using a daisy chain arrangement is also installed.例文帳に追加

デイジー・チェイン配置等の使用によって、変調磁束ロックループ・フィードバック回路の全ての変調周波数を同期させるための手段も設けられている。 - 特許庁

The faucet 2 is covered with the cover 1 for preventing the stealing of the water; and the cover 1 is prevented from slipping off by a chain 3, which is inserted into a key loop 4 and locked with a key 5.例文帳に追加

水栓蛇口2に盗水防止カバー1で覆い、チェーン3で盗水防止カバー1が抜けないようにしチェーン3を鍵ループ4に入れ、鍵５で施錠する。 - 特許庁

To obtain a phase-locked loop frequency synthesizer, capaqble of preventing occurrence of a cycle slip and switching the frequency, in a short period of time.例文帳に追加

サイクルスリップの発生を防止して、短時間で周波数の切り換えを行うことができる位相同期ループ形周波数シンセサイザを得ることを目的とする。 - 特許庁

To provide a method and apparatus for detecting jitter of a phase locked loop (PLL), which is capable of detecting a jitter level of the PLL even without using a separate jitter measurement device.例文帳に追加

別途のジッタ計測装備を使用せずとも位相同期ループのジッタ水準を検出できる位相同期ループのジッタ検出方法及び装置を得る。 - 特許庁

To provide a coherent optical communications device which does not require an optical phase-locked loop to frequency-synchronize local oscillation light with a received modulated optical signal.例文帳に追加

受信する変調光信号に局発光を周波数同期させるための光位相ロックループを必要としないコヒーレント光通信装置を提供する。 - 特許庁

To provide a phase locked loop and method in which various high-frequency clock signals can be generated even when a power supply voltage level becomes low.例文帳に追加

電源電圧のレベルが低くなっても高周波数の多様なクロック信号を発生することが可能な位相同期ループ及び方法を提供すること。 - 特許庁

A counter 4 converts the analog image signal to digital image data based on a clock signal supplied from a PLL (Phase Locked Loop) circuit 5 through a DUTY adjustment circuit 33.例文帳に追加

カウンタ４は、DUTY調整回路３３を介して供給されるPLL回路５からのクロック信号に基づいて、アナログの画素信号をデジタルの画素データに変換する。 - 特許庁

To provide an oscillator having a modulation function capable of controlling frequency as well as signal, and also to provide a phase locked loop circuit using the same.例文帳に追加

制御信号だけではなく、周波数も制御可能な変調機能を有する発振器、及びその発振器を用いた位相同期ループ回路を提供する。 - 特許庁

To provide a frequency detector which can detect frequency errors at a high speed in a phase-locked loop circuit, and to provide a method of detecting frequency errors.例文帳に追加

位相同期ループ回路において周波数エラーを高速で検出できる周波数検出器及び周波数エラーの検出方法を提供する。 - 特許庁

To provide a DDL (delay locked loop) circuit and a method for driving the same in which the consumption of power can be reduced, and an active power down re-start time can be satisfied.例文帳に追加

電力の消費を減らすとともに、アクティブパワーダウン再起時間を満足させることが可能なＤＬＬ回路及びその駆動方法を提供する。 - 特許庁

To reduce EMI in a reception band based on a higher harmonics of a clock signal generated from a phase locked loop circuit in a portable telephone device or the like.例文帳に追加

携帯電話装置等において、位相同期ループ回路から発生するクロック信号の高調波に基づく受信帯域内のＥＭＩを低減する。 - 特許庁

To provide a delay locked loop circuit capable of preventing the required delay locking time from being increased, even if the operational environment fluctuates, and to provide a control method thereof.例文帳に追加

本発明は、動作環境が変化しても、遅延ロックの所要時間の増加を防止できる遅延ロックループ回路及びその制御方法を提供する。 - 特許庁

To provide a delayed phase-locked loop circuit and communication apparatus using the same in which a normal clock signal can be generated even in a mis-lock state.例文帳に追加

ミスロック状態でも正常なクロック信号を発生させることができる遅延型位相同期回路及びこれを使用した通信機器を提供する。 - 特許庁

The detection circuit 6 is capable of using the phase-locked loop of the information recovering circuit 5 to detect the presence of the second variance.例文帳に追加

本発明は、検出回路６が、第二のばらつきの存在を検出するため、情報回復回路５の位相ロックループを使用可能なことにある。 - 特許庁

To provide an optical disk device capable of performing a high speed access by making a PLL(phase-locked loop) quickly pulled in without generating a pseudo lock of first frequency control.例文帳に追加

第１周波数制御の擬似ロックを発生させることなく、ＰＬＬをすばやく引き込ませて、高速なアクセスを行える光ディスク装置を提供する。 - 特許庁

To provide an internal clock driver circuit that allows a rising delay locked loop (DLL) clock signal and a falling DLL clock signal not to overlap each other, regardless of an operation frequency.例文帳に追加

本発明は、動作周波数の制限なく、ライジングＤＬＬクロックとフォーリングＤＬＬクロックのオーバーラップがない内部クロックドライバ回路を提供する。 - 特許庁

SYSTEM-ON-CHIP INCLUDING TIME DIFFERENCE ADDER, SYSTEM-ON-CHIP INCLUDING TIME DIFFERENCE ACCUMULATOR, SIGMA-DELTA TIME DIGITAL CONVERTER, DIGITAL PHASE-LOCKED LOOP, TEMPERATURE SENSOR, AND SYSTEM-ON-CHIP例文帳に追加

時間差加算器を含むシステムオンチップ、時間差累算器を含むシステムオンチップ、シグマ−デルタタイムデジタル変換器、デジタル位相ロックループ、温度センサ、及びシステムオンチップ - 特許庁

The circuit PLL1 has clock signal stabilizing time more than 40 periods of a clock and the clock signal stabilizing time of a delay locked loop circuit DLL1 is 2 to 3 periods.例文帳に追加

位相同期ループ回路PLL1は、クロック信号の安定時間がクロック40周期以上あり、ディレー・ロックド・ループ回路DLL1のクロック信号安定時間は2〜3周期である。 - 特許庁

The offset to the varactor array is adjusted on the basis of the result of monitoring the characteristic of the VCO under variable conditions to prevent the phase-locked loop from malfunctioning.例文帳に追加

ばらつき条件下のＶＣＯの特性をモニターした結果からバラクタアレイのオフセット量を調整することで、位相同期回路の動作不良を防ぐ。 - 特許庁

To obtain a phase locked loop type frequency synthesizer in which spurious caused by error between flipflops of a phase comparator can be suppressed.例文帳に追加

位相比較器のフリップフロップ間の誤差に起因するスプリアスを抑圧することができる位相同期ループ形周波数シンセサイザを得ることを目的とする。 - 特許庁

To provide a delay locked loop of a synchronous semiconductor memory device capable of minimizing current consumption during a precharge power down mode, and its driving method.例文帳に追加

プリチャージパワーダウンモードにおける電流の消耗を最小化できる同期式半導体メモリ素子の遅延固定ループ及びその駆動方法を提供すること。 - 特許庁

The units 12a, 12b are formed by duplexing a phase-locked loop circuits, and a standby system operates at a faster response speed than that of an operation system.例文帳に追加

クロック位相同期部１２ａ，１２ｂは、位相ロックループ回路を２重化したものであり、待機系は運用系よりも速い応答速度で動作する。 - 特許庁

To realize a phase locked loop circuit that shows less increase in jitter even when repetitive data with a long run length continues for a long period without changing the locking characteristics.例文帳に追加

引き込み特性を変えずに、ランレングスの長い繰り返しデータが長期間続く場合でもジッタの増加が少ない位相同期回路を実現する。 - 特許庁

To provide a phase locked loop circuit with a high-speed synchronization pull-in function which can surely shift to a synchronization pull-in operation and reduce current consumption after shift.例文帳に追加

確実に同期引き込み動作に移行可能で、移行後の消費電流を低減できる高速同期引き込み機能付きの位相同期回路を提供する。 - 特許庁

To provide a phase-locked loop for extracting a clock signal CK from a random NRZ type data signal D, especially a phase-locked loop of double loop arrangement including a phase comparison circuit and a frequency comparison circuit, in which both wide capture range and extraction of a high quality clock signal can be realized without requiring a reference clock signal.例文帳に追加

ランダムＮＲＺ形式のデータ信号Ｄからクロック信号ＣＫの抽出を行う位相同期回路、特に位相比較回路と周波数比較回路の両方を含む２重ループ構成の位相同期回路において、参照クロック信号を必要とすることなく広キャプチャ・レンジ化と高品質クロック信号の抽出との両立を実現することができる位相同期回路を提供する。 - 特許庁

The semiconductor device operates according to an internal clock based on the system clock, inputs/outputs data synchronized with the internal clock, and has a phase-locked loop for generating the internal clock and a switch element for switching delay paths to be inserted in a feedback loop with respect to the phase-locked loop on the basis of data input/output of the semiconductor device.例文帳に追加

半導体装置は、システムクロックに基づいた内部クロックで動作し、前記内部クロックに同期してデータを入出力する半導体装置であって、前記内部クロックを生成する位相同期回路と、前記半導体装置のデータの入出力に基づいて、前記位相同期回路に対するフィードバックループに挿入される遅延パスを切り替えるスイッチ素子とを有する。 - 特許庁

To provide a phase locked loop oscillator capable of immediately and accurately detecting a state of convergence at a point of time of convergence to a target frequency deviation even when a lock detection means used for the phase locked loop oscillator has a small lock detection sensitivity or a time up to the frequency convergence of the lock detection means has great variations.例文帳に追加

フェーズロックループ発振器のロック検出手段において、そのロック検出感度が小さいものであっても、あるいは周波数収束までの時間が大きくばらつくものにおいても、目的とする周波数偏差に収束した時点で、直ちにその状態を正確に検出することを可能とする。 - 特許庁

An output of an analog-to-digital converter (ADC) 12 for sampling and digitizing a reproduction signal is inputted to a digital phased-locked loop (PLL) circuit 30 via a first equalizing circuit 10 as a digital signal to fetch detection point voltage, and the first equalizing circuit 10 constitutes a transversal filter 13.例文帳に追加

再生信号をサンプリングしてデジタル化するアナログ・デジタル変換器(ADC：analog-to-digital converter１２の出力をデジタル信号のまま第１の等化回路１０を介してデジタル・フェーズロックドループ(PLL:Phase Locked Loop)回路３０に入力して検出点電圧を取り出す構成とし、 上記第１の等化回路１０をトランスバーサルフィルタ１３にて構成する。 - 特許庁

A signal corresponding to a phase difference of a 1st phase locked loop (L11) is supplied to a power supply line (PS) as an operating power supply voltage for a first oscillation circuit (O11) and the level on the power supply line is supplied as an operating power supply voltage for an oscillation circuit (21) of a 2nd phase locked loop.例文帳に追加

第１の位相ロックループ（Ｌ１１）の位相差に応じた信号を第１の発振回路（Ｏ１１）に対する動作電源電圧として電源供給線（ＰＳ）に供給し、この電源供給線上の電位を、第２の位相ロックループの発振回路（Ｏ２１）の動作電源電圧として供給する。 - 特許庁

An oversampling phase selecting circuit is coupled to the phase-locked loop circuit and used for detecting a data edge of a received data signal by using the clock signals and selects a clock phase to be locked according to the location of the data edge.例文帳に追加

オーバーサンプリング位相選択回路は、位相ロックループ回路に接続されており、複数のクロック信号を用いて受信データ信号のデータエッジを検出して、ロックさせるべきクロック位相をデータエッジの位置に従って選択する。 - 特許庁

By applying a phase-locked loop with respect to the output signal of an orthogonal modulator and a synchronization loop with respect to envelope, a low-noise transmitter adapted to the constant-amplitude modulation and the non-constant amplitude modulation is realized.例文帳に追加

直交変調器の出力信号に対して位相同期ループ、及び、包絡線に対する同期ループを適用することで、定振幅変調及び非定振幅変調に対応可能で低雑音な送信機を実現する。 - 特許庁

To provide a PLL (phase locked loop) circuit, a tuner and a communication system using the same for achieving simultaneously a wide oscillation frequency range and an excellent phase-noise characteristic.例文帳に追加

広い発振周波数範囲と良好な位相雑音特性を同時に実現するＰＬＬ回路、このＰＬＬ回路を用いたチューナ及び通信システムを提供すること。 - 特許庁

To provide a phase locked loop circuit capable of obtaining an output frequency not causing a fractional figure even when a reference signal has a round frequency (e.g. 10MHz).例文帳に追加

基準信号を切りの良い周波数（例えば１０ＭＨｚ）とした場合にも、端数の生じない出力周波数を得られる位相同期ループ回路を提供する。 - 特許庁

To provide an evaluation method for a circuit with a built-in PLL (Phase Locked Loop), an evaluation system, and a circuit with a built-in PLL, for enhancing the reliability of evaluation results without increasing the number of test patterns.例文帳に追加

テストパターン数を増やすことなく、評価結果の信頼性を高くできるＰＬＬ内蔵回路の評価方法、評価システム、及びＰＬＬ内蔵回路を提供する。 - 特許庁

To provide an apparatus and method for testing a phase locked loop (PLL) that can solve a task of conducting an enhanced test including verification and/or stop sequence of a frequency dynamic revision.例文帳に追加

位相同期ループ（ＰＬＬ）のテストにおいて、周波数の動的変更の検証および／またはストップシーケンス・チェックを含む、改良されたテストを行うことが課題である。 - 特許庁

To obtain a digital phase locked loop having a hold over function which suppresses an influence over temperature characteristics and aging during a hold over period, and maintains high stability of frequencies.例文帳に追加

ホールドオーバ期間中の温度特性と経年変化に対する影響を抑え、周波数の高安定性を維持するホールドオーバ機能を有するデジタル位相同期回路を得る。 - 特許庁

An offset value is added at any portion of the feedback loop, a phase of the feedback signal V_DIV is controlled and a value other than 0 is input to the TDC even when the ADPLL is locked.例文帳に追加

フィードバックループのいずれかの箇所にオフセット値が加算され、フィードバック信号Ｖ_ＤＩＶの位相が制御され、ロック時にもＴＤＣに０ではない値が入力される。 - 特許庁

To provide a phase locked loop circuit capable of surely detecting abnormality of a voltage controlled crystal oscillator even when the abnormality takes place in the voltage controlled crystal oscillator due to its secular change.例文帳に追加

電圧制御水晶発振器の経年変化による異常が発生しても、この異常を確実に検出できるようにした位相同期ループ回路を提供する。 - 特許庁

To enable heightening a transmission frequency of a basic transmitter and to improve noise performance by performing dividing control of a frequency divider of a phase locked loop with a noninteger value.例文帳に追加

位相ロックループの分周器を非整数値で分周制御することにより、基準発信器の発信周波数を高くすることを可能とし雑音性能を改善する - 特許庁

To reduce the load of a phase locked loop PLL circuit included in a data clock generator, to reduce jitters in a generated data clock, and to secure the lock range of the PLL circuit.例文帳に追加

データクロック生成装置に含まれるＰＬＬ回路の負荷を低減させ、生成されるデータクロック中のジッタを低減し、ＰＬＬ回路のロックレンジの確保を可能にする。 - 特許庁

To provide a phase locked loop frequency synthesizer that can control fluctuation in the gain of a voltage controlled oscillator, improve a noise characteristic and has a short acquisition time.例文帳に追加

電圧制御発振器の利得の変動を制御することができ、雑音特性が改善された、短い捕捉時間を有する位相ロックループ周波数シンセサイザを提供すること。 - 特許庁

To provide a delay locked loop circuit for generating a delay clock signal with high accuracy, regardless of duty ratio of a reference clock signal while there is no regular jitter theoretically.例文帳に追加

原理的に定常ジッタがなく、基準クロック信号のデューティ比にかかわらず高精度な遅延クロック信号を生成可能な遅延ロックドループ回路を実現する。 - 特許庁

To provide a data driver circuit and a delay-locked loop circuit that operates normally in spite of errors, etc., caused when an analog data signal is applied to a display panel.例文帳に追加

アナログデータ信号のディスプレイパネルへの印加時に発生する誤りなどにも関わらず正常に動作可能なデータ駆動回路及び遅延固定ループ回路を提供する。 - 特許庁

A phase adjustment circuit 100 has a phase-locked loop (PLL) oscillation circuit 110 with a voltage-controlled oscillator (VCO) 120 obtained by coupling a plurality of delay element circuits 121-124 in a ring shape.例文帳に追加

位相調整回路１００は、複数の遅延素子回路１２１〜１２４をリング状に結合したＶＣＯ１２０を有するＰＬＬ発振回路１００を備える。 - 特許庁

In order that the phase locked loop can process a signal with a prescribed amplitude, the signal is given to limiters 5, 19 before being applied to a phase comparator 6.例文帳に追加

位相ロックループが一定振幅の信号として信号を処理することができるようにするために、信号は位相比較器（６）に加えられる前にリミッタ（５、１９）にかけられる。 - 特許庁