「locked loop」に関連した英語例文の一覧と使い方(10ページ目) - Weblio英語例文検索

For determining presence/absence of an RF (information channel) signal, a state of a PLL (phase-locked loop) for generating a clock for data extraction is checked (a step S10).例文帳に追加

ＲＦ信号の有無を判定するため、データ抽出用クロックを生成するためのＰＬＬの状態をチェックする（ステップＳ１０）。 - 特許庁

The image size and registration are adjusted with the use of a phase-locked loop to optimize the appearance of the final image on the recording medium.例文帳に追加

位相同期ループを利用して、イメージサイズと見当合わせが調整され、記録媒体上での最終イメージの表示を最適化する。 - 特許庁

To provide a phase locked loop capable of reliably avoiding unwanted phase changes in an output signal resulting from a switchover.例文帳に追加

スイッチオーバーから発生する出力信号における不所望の位相変化を信頼性を持って回避することが可能なフェーズロックループ。 - 特許庁

To suppress occurrence of a phase jump of an output clock caused by an instantaneous phase jump of an input clock in a DPLL (digital phase locked loop) circuit.例文帳に追加

ＤＰＬＬ回路において、入力クロックの瞬間的な位相跳びによる出力クロックの位相跳びの発生を抑制する。 - 特許庁

To save power of a clock circuit unit for controlling a DLL (Delay Locked Loop) circuit etc. which requires a start-up time before normal operation.例文帳に追加

正常動作まで、始動期間を要するＤＬＬ回路等を制御するクロック回路ユニットの省電力化を図ることである。 - 特許庁

To obtain a DPLL(digital phase-locked loop) for realizing extraction of a clock signal with high accuracy by enabling phase adjustment.例文帳に追加

位相調整を可能とすることにより精度の高いクロック信号抽出を実現するＤＰＬＬを提供することを目的とする。 - 特許庁

To provide a phase locked loop capable of providing a plurality of output clock signals synchronized with an input clock signal with an adjustable relative phase difference.例文帳に追加

入力クロック信号と同期した複数個の出力クロック信号を調節可能な相対的位相差でもって供給する。 - 特許庁

A clock signal from a phase locked-loop circuit 13 is supplied to a counter 12, and its counting is stopped by the trigger signal.例文帳に追加

また、カウンタ１２には位相ロックループ回路１３からのクロック信号が供給され、その計数がトリガー信号によって停止される。 - 特許庁

To provide a semiconductor integrated circuit, which can measure accurately frequencies and jitters of the built-in PLL (phase locked loop), and measurement method for its jitters.例文帳に追加

内蔵するＰＬＬの周波数やジッタを正確に測定できる半導体集積回路とそのジッタ測定方法を提供する。 - 特許庁

To provide a phase-locked loop circuit which is capable of operating over a wide frequency range and reducing a gain of a voltage controlled oscillator.例文帳に追加

広周波数範囲で動作可能であり、電圧制御発振器のゲインを低減させることができる位相ロックループ回路を提供する。 - 特許庁

The loop bandwidth of the phase-locked loop circuit is set to a desired value by setting the gain to a predetermined value by the gain setting circuit 60 and setting the time constant to a predetermined value by the time constant setting circuit 70.例文帳に追加

位相同期回路のループバンド幅は、ゲイン設定回路６０がゲインを所定値に設定し、時定数設定回路７０が時定数を所定値に設定することによって、所望値に設定される。 - 特許庁

This is because neither a phase-locked loop which introduces a plurality of poles in the feedback loop nor other complicated circuits are used, and hence a time-constant tuning filter is essentially stable.例文帳に追加

何故ならば、フィードバックループ内に複数個のポールを導入するようなフェーズロックループやその他の複雑な回路は使用されていないからであり、時定数同調フィルタは本質的に安定である。 - 特許庁

A loop portion 15a is formed on the tip side of the normal belt portion 15 by a clip 22, and the loop portion 15a is inserted into a fixing hole 21 provided in the bracket 20 and is locked by a lock member 23.例文帳に追加

ノーマルベルト部１５の先端側にクリップ２２によってループ部１５ａを形成し、このループ部１５ａをブラケット２０に設けられた係止孔２１に挿入し、ロック部材２３によってロックする。 - 特許庁

In an all digital phase locked loop 90 according to an embodiment, a digital frequency comparator 1, a glitch generation period detection circuit 2, a glitch compensation circuit 3, an accumulator 4, a loop filter 5, and a DCO 6 are provided.例文帳に追加

一つの実施形態の全デジタル位相ロックループ９０には、デジタル周波数比較器１、グリッチ発生期間検出回路２、グリッチ補正回路３、累積器４、ループフィルタ５、及びＤＣＯ６が設けられる。 - 特許庁

An FM modulation device is provided with an FM modulation circuit, which FM-modulates an input signal and the phase-locked loop for converting the frequency of an output signal from the FM modulation circuit; and when the output frequency of the phase-locked loop is changed, a non- modulation signal is outputted from the FM modulation circuit.例文帳に追加

入力信号をＦＭ変調するＦＭ変調回路と、ＦＭ変調回路の出力信号に対し周波数変換を行う位相同期ループとを備え、位相同期ループの出力周波数を変更する際にＦＭ変調回路から無変調信号が出力される。 - 特許庁

To provide a DLL (Delay Locked Loop) circuit capable of preventing data from being erroneously latched affected by jitter when generating a signal synchronized with a reference clock signal.例文帳に追加

基準クロック信号に同期する信号を発生する際、ジッタの影響によるデータの誤ラッチを防止し得るＤＬＬ回路を提供する。 - 特許庁

To provide a PLL(phase locked loop) circuit capable of extracting a lock signal having not many accompanying jitters from a reproduced signal the resolution of which is deteriorated.例文帳に追加

分解能が低下した再生信号から追従ジッタの少ないクロック信号を抽出することができるＰＬＬ回路を提供する。 - 特許庁

To make a VCO into low phase noise over a wide frequency band in a television system utilizing a phase-locked loop circuit.例文帳に追加

位相同期回路を利用したテレビジョンシステムにおいて、ＶＣＯを、広周波数帯域に亘って低位相ノイズにすることができるようにする。 - 特許庁

The clock shifting circuit 10 may comprise a phase locked loop circuit (PLL) 2 coupled with a plurality of D flip-flop circuits (DFFs) 4, 6 connected in series.例文帳に追加

クロックシフティング回路１０は、位相ロックループ回路２に直列に接続されている複数のＤフリップフロップ回路４，６を連結して備える。 - 特許庁

A phase difference integrator 11 integrates the phase difference between an input reference signal and the feedback signal of a phase-locked loop for M times (M≥2).例文帳に追加

【解決手段】位相差積算部１１は，入力基準信号と位相同期ループの帰還信号との位相差をＭ回分（Ｍ≧２）積算する。 - 特許庁

A phased locked loop for processing an instantaneous value is configured of a first phase difference detecting circuit 1 and a first since wave signal generating circuit 2.例文帳に追加

第１の位相差検出回路１及び第１の正弦波信号発生回路２が、瞬時値を処理するフェーズ・ロックド・ループを構成する。 - 特許庁

To obtain a small-sized and inexpensive burst data receiver which maintains high clock accuracy and a function of absorbing the jitters of a selected clock of a digital PLL (phase-locked loop).例文帳に追加

高いクロック精度とディジタルＰＬＬの選択クロックのジッタ吸収機能とを維持しつつ、小型で低価格のバーストデータ受信装置を得る。 - 特許庁

To provide a PLL (phase-locked loop) which can compensate for the variations in the potential of VCO (voltage-controlled oscillator) control voltage by a leak current which occurs in a LPF (low-pass filter).例文帳に追加

ＬＰＦで発生するリーク電流によるＶＣＯ制御電圧の電位の変動を補償することのできるＰＬＬを提供する。 - 特許庁

A clock recovery circuit for recovering clock signals from one of a plurality of input reference signals, includes an acquisition phase locked loop(PLL) for each input.例文帳に追加

複数の入力基準信号の１つからクロック信号を回復するクロック回復回路は各入力に対する収集ＰＬＬを有する。 - 特許庁

The loop 43 is held in a phase-locked state when the error signal 57 is in a predetermined range.例文帳に追加

制限信号はその位相ロックループの基準信号と位相比較され、ロック信号成分の周波数を操作する為の誤差信号が生成される。 - 特許庁

An error compensation output is configured to apply the combined, weighted error signal to at least one channel phase locked loop.例文帳に追加

エラー補償出力は、結合され重みが付けられたエラー信号を少なくとも１つのチャネル・フェーズ・ロック・ループに適用するように構成される。 - 特許庁

The delay-locked loop is controlled by the phase control signal, locks the phase of the internal clock signal with the phase of the input signal, and generates a recovery locking signal.例文帳に追加

遅延同期ループは、前記内部クロック信号の位相を前記入力信号の位相に同期させて復元同期信号として発生する。 - 特許庁

To provide a phase locked loop circuit and a semiconductor integrated circuit of low power consumption capable of accurately determining an operation state.例文帳に追加

動作状態を正確に判定することができ、かつ低消費電力の位相同期ループ回路および半導体集積回路を提供する。 - 特許庁

AUTOMATIC GAIN CONTROL CIRCUIT, GAIN CONTROL METHOD OF AMPLIFIER, DETECTION METHOD OF LOCKED STATE OF AMPLIFIER IN AUTOMATIC GAIN CONTROL LOOP例文帳に追加

自動利得制御回路、増幅器の利得制御方法及び自動利得制御ループ内の増幅器のロック状態を検出する検出方法 - 特許庁

The semiconductor device is provided the substrate of which has a circuit (a phase locked loop circuit, PLL circuit) which outputs the signal of accurate frequency.例文帳に追加

基板上に、正確な周波数の信号を出力する回路（フェーズ・ロックド・ループ回路、ＰＬＬ回路）を設けた半導体装置を提供する。 - 特許庁

An apparatus for implementing a digital phase-locked loop includes a voltage-controlled oscillator that generates a primary clock signal in response to a VCO control voltage.例文帳に追加

デジタル位相ロックループを実施する装置は、ＶＣＯ制御電圧に応答して１次クロック信号を発生する電圧制御式発振器を含む。 - 特許庁

In a data recovery circuit, a phase-locked loop (PLL) circuit is used for providing a plurality of fixed clock signals, each of which has a clock phase.例文帳に追加

当該データ再生回路では、位相ロックループ（ＰＬＬ）回路を用いて、各々がクロック位相を有する複数の固定クロック信号を供給する。 - 特許庁

To provide a method for starting a data phase locked loop (PLL) in executing seek and a related device for solving various problems of a conventional technology.例文帳に追加

従来の技術による諸問題を解決するため、シーク中にデータ位相ロックループ（ＰＬＬ）を起動する方法と関連装置を提供する。 - 特許庁

The phase locked loop includes an input comparator 2 that generates a deviation signal, and the deviation signal is used to drive an oscillator 5 to generate an output signal (CLKOUT) locked to an input signal.例文帳に追加

本回路は、偏差信号を発生できる入力比較器（２）を含み、該偏差信号は、入力信号にロックした出力信号（ＣＬＫＯＵＴ）を発生するように発振器（５）を駆動するのに使用され得る。 - 特許庁

To provide a phase error detecting circuit and a phase locked loop circuit for obtaining a stable phase-locked characteristic even when a reproduction level of a minimum run length signal is extremely low, and to provide an information reproducing apparatus.例文帳に追加

最小ランレングス信号の再生レベルが極端に低い場合においても、安定した位相同期特性を得るための位相誤差検出回路、位相同期ループ回路および情報再生装置を提供すること。 - 特許庁

To prevent a warning signal from being released regardless of that the frequency synthesizer of a main loop is not phase-locked because the loop is made stable and no oscillation is caused in the case of changing a setting frequency of the frequency synthesizer.例文帳に追加

周波数シンセサイザの設定周波数を変更する際に、ループが安定となり発振せず、メインループの周波数シンセサイザが位相同期（ロック）していないのに警報信号が解除されることを防止する。 - 特許庁

In one embodiment, an additional second charge pump is not required for loop stability, and therefore the resulting phase locked loop of the present invention consumes less chip die area.例文帳に追加

本発明の実施形態では、ループの安定度のために第２電荷ポンプを用いない方法として具現されていて、結果的に、本発明の位相同期ループはより小さいチップダイ（ｃｈｉｐ ｄｉｅ）面積を占める。 - 特許庁

This PLL (phase locked loop) circuit is provided with a frequency comparison circuit 42, a DAC (digital-analog converter) control circuit 44 and a DAC 46 in addition to the configuration of a general PLL circuit having an active loop filter 30.例文帳に追加

このＰＬＬ回路は、能動型ループフィルタ３０を有する一般的なＰＬＬ回路の構成に加えて、周波数比較回路４２、ＤＡＣ制御回路４４およびＤＡＣ（ディジタル−アナログ変換器）４６を備える。 - 特許庁

In one embodiment, this is accomplished in a manner that does not require a second charge pump for loop stability, and resultantly the phase-locked loop consumes less chip die area.例文帳に追加

本発明の実施形態では、ループの安定度のために第２電荷ポンプを用いない方法として具現されていて、結果的に、本発明の位相同期ループはより小さいチップダイ（ｃｈｉｐ ｄｉｅ）面積を占める。 - 特許庁

A first phase locked loop receives a stream of first timestamp values and generates a variable rate timing signal stream that conveys a variation rate and a phase accumulation rate of the stream of first timestamp values to the first loop.例文帳に追加

第１の位相ロックループは第１のタイムスタンプ値のストリームを受信し、第１のタイムスタンプ値のストリームの変化レートおよび位相蓄積レートを第１のループに搬送する可変レートタイミング信号ストリームを生成する。 - 特許庁

The phase-locked loop integrated circuit, which is equipped with a voltage-controlled oscillator and a loop filter, including a first, a second input terminal, and an output terminal connected to the input terminal of the voltage-controlled oscillator is provided.例文帳に追加

電圧制御オシレータと、第１及び第２入力端子と前記電圧制御オシレータの入力端に連結された出力端子とを含むループフィルタと、を備えた位相同期ループ集積回路が開示される。 - 特許庁

One exemplary system embodiment 100 includes a locked loop logic 110 (e.g., phase locked, delay locked) that may receive a reference clock signal 120, process the reference clock signal 120 into signals with different phases, and make those signals available to a selection logic 130.例文帳に追加

１つの例示的なシステムの実施形態100は、基準クロック信号120を受信し、基準クロック信号120を処理して異なる位相を有する信号にし、及び、それらの信号を選択ロジック130で利用可能にすることができる同期ループロジック110（例えば、位相同期、遅延同期）を備える。 - 特許庁

To provide a digital processing phase locked loop circuit that can reduce a synchronization lock time required when a frequency deviation takes place in a built-in oscillator.例文帳に追加

ディジタルプロセッシング位相同期ループ回路において、内蔵する発振器に周波数ズレが生じた場合にかかる同期引き込み時間を短縮する。 - 特許庁

To make the ratio of frequency modulation constant regardless of the magnitude of a system clock frequency in a frequency modulation phase locked loop (FMPLL).例文帳に追加

周波数変調位相同期ループ（ＦＭＰＬＬ）において、システムクロック周波数の大きさに係わりなく周波数変調の割合が一定となるようにする。 - 特許庁

To provide a voltage controlled oscillator with good phase noise characteristics, and to provide a radio communication system and a phase locked loop using the same.例文帳に追加

位相雑音特性の良好な電圧制御発振器、並びにそれを用いた無線通信システム及び位相同期回路を提供することを目的とする。 - 特許庁