「locked loop」に関連した英語例文の一覧と使い方(14ページ目) - Weblio英語例文検索

To obtain a digital demodulator which can extract and correct a DC offset of an IQ phase detector even when a carrier regeneration loop is locked on and demodulating or receiving data and always has an excellent BER (bit error rate) characteristic.例文帳に追加

キャリア再生ループがロックオンし、データを復調、受信している時でも、ＩＱ位相検波器のＤＣオフセットを抽出・補正でき、常にＢＥＲ（ビットエラーレート）特性の良好なデジタル復調器を得ることを目的とする。 - 特許庁

A current value of a charge pump 5 is set large by a charge pump current control unit 9, and the oscillation frequency of the voltage-controlled oscillator 7 is stabilized at the predetermined transmission frequency by a phase locked loop 3.例文帳に追加

チャージポンプ電流制御部９によってチャージポンプ５の電流値を大きく設定し、フェーズロックループ３により電圧制御発振器７の発振周波数を所定の送信周波数に安定化させる。 - 特許庁

To provide a PLL(phase locked loop) circuit that detects a steady-state phase error with a simple logic so as to automatically correct the error without the need for a steady-state phase error correction circuit of a complicated structure.例文帳に追加

本発明は、複雑な構造の定常位相誤差補正回路を使用せず、簡単なロジックで定常位相誤差を検出し、自動的に誤差を補正するＰＬＬ（フェーズロックドループ）回路を提供することを目的とする。 - 特許庁

To provide a PLL (Phase Locked Loop) circuit capable of avoiding beats at a plurality of channels when required variation of a reference oscillation frequency is different for each channel, and to provide a television receiver and a beat improvement method for the television receiver.例文帳に追加

チャネル毎に基準発振周波数の必要変化量が異なる場合に、複数のチャネルでビート回避し得るＰＬＬ回路、テレビジョン受信機、及びテレビジョン受信機のビート改善方法を提供する。 - 特許庁

To solve the problem wherein the signal intensity is reduced by half, because the L2C code is time-shared when the DLL phase-locked loop is used for tracking the GPS signal, modified by synchronized modulation codes of L2CM code and L2CL code.例文帳に追加

同期した変調コードＬ２ＣＭコード及びＬ２ＣＬコードにて変調されたＧＰＳ信号を追尾するため、ＤＬＬ位相ロックループを用いる場合、Ｌ２Ｃコードが時分割されるので信号強度が半減する。 - 特許庁

To provide a phase synchronization circuit for preventing a jitter characteristic of an SDI (Serial Digital Interface) signal from deteriorating and the followability of PCR(Program Clock Reference)-PLL (Phase Locked Loop) control from deteriorating even when a stream having relatively large PCR jitter is received.例文帳に追加

ＰＣＲジッタが比較的大きいストリームを受信した場合でも、ＳＤＩ信号のジッタ特性の悪化およびＰＣＲ−ＰＬＬ制御の追従性の悪化を防止することが可能な位相同期回路の提供。 - 特許庁

To provide a system for controlling a PLL (phase locked loop) transient response capable of completing the transient response in a minimal time between continuous communication slots by reducing a lockup time, and improving a C/N ratio of a VCO (voltage controlled oscillator).例文帳に追加

ロックアップタイムの短縮により、連続する通信スロット間のわずかな時間内で過渡応答を完了させるとともに、ＶＣＯのＣ／Ｎ比の向上が可能なＰＬＬ過渡応答制御システムを提供する。 - 特許庁

To provide a charge pump circuit for a phase-locked loop(PLL), circuit that can be adjustable after manufacture of a PLL IC, manufactured at a lower cost, and whose output current characteristic sets some currents by a phase error signal.例文帳に追加

ＰＬＬＩＣを製造後調整可能とし、より安価に製造するとともに、出力電流特性を位相誤差信号により幾つかの電流値を設定できるＰＬＬ回路のチャージポンプ回路を提供する。 - 特許庁

To easily obtain a complex signal value of a carrier phase, to shorten an initial synchronization time of a PLL(phase-locked loop), to reduce power consumption and to decrease a processing quantity of a DSP(digital signal processor), when the DSP is in use.例文帳に追加

キャリア位相の複素信号としての値を簡単に求め、ＰＬＬにおける初期同期時間を短くし、さらに、消費電力を低減すると共に、ＤＳＰを用いる場合の処理量を少なくする。 - 特許庁

To provide a duty correction voltage generating circuit capable of speedily normalizing a duty correction voltage used to decrease the duty error of a clock in the initial status of a delay locked loop.例文帳に追加

遅延固定ループの初期状態においてクロックのデューティ誤差を減少させるのに用いられるデューティ補正電圧を迅速に正常化させることができるデューティ補正電圧発生回路を提供すること。 - 特許庁

The upper belt board part 14 positioned to the left is stretched toward the knee of the right leg, the lower belt board part 16 is stretched toward the right leg knee, and then, the distal ends thereof are locked with the hook-and-loop fastener 18.例文帳に追加

また、左側に位置する上側帯板部１４を伸張させて右足の膝に回し、右側に位置する下側帯板部１６を伸張させて右足の膝に回し、それらの先部を面ファスナー１８で係止させる。 - 特許庁

The phase-locked loop includes: a VCO 101 having a varactor array; a monitor circuit 102 for monitoring a characteristic of the VCO 101; and an offset generation circuit 103 for switching an offset supplied to the varactor array in accordance with the monitoring result.例文帳に追加

バラクタアレイを有するＶＣＯ１０１と、ＶＣＯ１０１の特性をモニターするモニター回路１０２と、モニター結果に応じてバラクタアレイに供給するオフセット量を切り替えるオフセット発生回路１０３とを備える。 - 特許庁

The phase locked loop frequency synthesizer includes a circuit that decides an actual gain of the voltage controlled oscillator by using at least one measurement parameter and provides a signal denoting the actual gain of the voltage controlled oscillator.例文帳に追加

位相ロックループ周波数シンセサイザは、少なくとも１つの測定パラメータから電圧制御発振器の実際の利得を決定し、電圧制御発振器の実際の利得を表す信号を送る回路を含む。 - 特許庁

The relatively low-speed channels are served by relatively low-speed phase-locked loop ("PLL") network, and have other circuit components that are typically needed for handling the data that are transmitted at relatively low data rates.例文帳に追加

比較的低速なチャネルは、比較的低速な位相ロックループ（「ＰＬＬ」）回路網によって供給され、比較的低いデータレートで送信されるデータを扱うのに典型的に必要とされる他の回路コンポーネントを有する。 - 特許庁

By a detection circuit 12, wobble data superimposed with the address information to be recorded by the phase modulation are monitored to detect the period during a phase modulated part of the wobble data is inputted to a PLL (phase locked loop) circuit 13.例文帳に追加

検出回路１２は、位相変調によって記録されるアドレス情報が重畳されたウォブルデータを監視し、該ウォブルデータの位相変調部分がＰＬＬ回路１３へ入力される期間を検出する。 - 特許庁

To provide a digital PLL(phase locked loop) circuit which never cause vibration phenomenon to a steady phase difference by a time constant of an integration circuit, can reduce the steady phase difference and improves both transient and steady response characteristics.例文帳に追加

積分回路の時定数によって定常位相差に振動現象を発生させず、定常位相差を低減し、かつ過渡応答特性および定常特性が良好であるＰＬＬ回路を提供する。 - 特許庁

A clock extractor 32 extracts components of the frequency B from the output of the light receiver 30, and a phase locked loop (PLL) circuit 34 extracts components of the FM modulation frequency f_L from the output of the clock extractor 32.例文帳に追加

クロック抽出装置３２は、受光器３０の出力から周波数Ｂの成分を抽出し、ＰＬＬ回路３４は、クロック抽出装置３２の出力からＦＭ変調周波数ｆ_Ｌの成分を抽出する。 - 特許庁

In this carrier recovery circuit, a phase locked loop(PLL) is constituted of multiplier circuits 1 and 2, LPF 3 and 4, amplifier circuits 5 and 6, A/D converters 7 and 8, an identifier 9, an APC signal detector circuit 10, an LPF 13, and a VCO 12.例文帳に追加

再生搬送波再生回路は乗算回路１，２，ＬＰＦ３，４，増幅回路５，６，Ａ／Ｄコンバ−タ７，８，識別器９，ＡＰＣ信号検出回路１０，ＬＰＦ１３及びＶＣＯ１２が位相同期ループ（ＰＬＬ）を構成している。 - 特許庁

To obtain a phase locked loop capable of suppressing phase jitter and preventing the clock signal from being suddenly changed even when a clock signal causing the phase jitter is given to a decoder, thereby conducting stable decoding.例文帳に追加

デコーダで使用するクロックに位相揺らぎ（ジッタ）を生じさせる信号が入力された場合でも、位相の揺らぎを抑制し、クロック信号の急激な変化を防止することができ、安定したデコード動作を行える位相同期回路を得る。 - 特許庁

To provide a phase locked-loop circuit, provided with a means that realizes phase locking at high speed, independently of the waveform of an output voltage and the magnitude of the output voltage of a phase comparator, so as to detect out of synchronism.例文帳に追加

本発明は、位相比較器２の出力電圧の波形や電圧の大きさにかかわらず位相同期引き込みを高速で実現し、同期はずれを検出する手段を備えた位相同期回路を提供することを目的とする。 - 特許庁

Thus, the delay locked loop circuit can be obtained which performs coarse locking and fine locking by using different type delay cells, and thus consumes a small amount of power and robustly withstands jitter and variation in PVT variables.例文帳に追加

これにより、粗い遅延調節と精密調節とをそれぞれ異なる形態の遅延セルを利用することによって、パワー消耗が少なく、かつジッタ発生及びＰＶＴ変数に強靭な特性を有する遅延同期ループ回路が得られる。 - 特許庁

By utilizing a phase locked loop(PLL) circuit included in the resolution conversion system, a frequency of a clock received from an oscillator on a printed circuit board is increased when an oscillation clock is fed, and a clock is generated for drawing a sub-dot.例文帳に追加

解像度変換システムに含まれる位相ロックループ（ＰＬＬ）回路を利用することによって、発振クロックが供給されたときにプリント回路基板上の発振器からのクロックを上げて、サブドット描画用クロックを生成する。 - 特許庁

To provide a phase detector and a phase-locked loop circuit device which accurately detect an error value due to the relative phase between a local oscillation signal and an input signal received on a PR (a, b, a) channel.例文帳に追加

局部発振信号及びＰＲ（ａ、ｂ、ａ）チャンネル上で受信される入力信号との間の相対位相による誤差値を正確に検出する位相検波装置及び方法、及び位相同期ループ回路装置を提供する。 - 特許庁

A DLL (delay locked loop) 211 compares the clock outputted from the multiplication PLL 107 with a clock obtained by delaying the clock outputted from the multiplication PLL 107, and produces a delay signal having a predetermined delay amount based on a result of comparison.例文帳に追加

ＤＬＬ２１１は、逓倍ＰＬＬ１０７から出力されたクロックと、逓倍ＰＬＬ１０７から出力されたクロックを遅延させたクロックと、を比較し、比較結果に基づいて所定の遅延量を持つ遅延信号を生成する。 - 特許庁

Both frequency changers comprise image eject mixers 105, 116 which receive local oscillator signals from tunable local oscillators 108, 114 controlled by hybrid mash fractional N phase locked loop synthesizers 110, 111.例文帳に追加

各周波数変換器は、ハイブリッドｍａｓｈフラクショナルＮ ＰＬＬシンセサイザ１１０，１１１に制御される同調可能な局部発振器１０８，１１４からの局部発振器信号を受信する、イメージ除去ミキサ１０５，１１６を備えている。 - 特許庁

To prevent a PLL(Phase Locked Loop) circuit from being inconvenienced due to instability of operation caused by variation in a relative speed between a rotary head and a magnetic tape in search modes like a normal reproducing mode and a 12 times or 18 times speed mode.例文帳に追加

通常再生モードや１２倍速或いは１８倍速等のサーチモード時において、回転ヘッド１と磁気テープとの相対速度が変化することにより、ＰＬＬ回路６の動作が不安定となる不都合を防止する。 - 特許庁

To provide an electronic circuit which does not stop oscillating even when mechanical loss becomes large or a Q value is small, needs to use neither a transformer nor a phase-locked loop, and compensates influence of static dielectric capacity.例文帳に追加

機械的損失が大きくなった場合や、低Ｑ値の場合にも、発振が停止せず、変圧器や位相同期ループを使用する必要のない、静的誘電容量の影響を補償する電子回路を提供することを目的とする。 - 特許庁

A digital phase locked loop circuit 20 generates first frequency fH signals (CMa) synchronized with horizontal synchronization pulses (Hs) and second frequency fH signals (CMb) delayed for 1/2 of a cycle H from the first fH signals.例文帳に追加

デジタル位相固定ループ回路（２０）が、水平同期パルス（Ｈ_S）に同期した第１の周波数ｆ_H 信号（ＣＭａ）と、この第１のｆ_H 信号から周期Ｈの２分の１だけ遅延した第２の周波数ｆ_H 信号（ＣＭｂ）を発生する。 - 特許庁

This transceiver houses a direct conversion receiver, a voltage controlled oscillator, a phase-locked loop circuit, a digital control dividing circuit, a patch antenna for radio communication between a computer and other devices in a small-sized enclosure.例文帳に追加

本発明のトランシーバーは、直接変換受信器、電圧制御発振器、位相ロックループ回路、ディジタル制御分周回路、及び、コンピュータと他の装置との間の無線通信用のパッチアンテナが小型のエンクロージャーに収容されている。 - 特許庁

To provide an oscillating circuit of phase locked loop capable of detecting a off-synchronization precisely with a simple phase comparison circuit and capable of reducing jitter of clock signals of oscillation outputs even in any type of the comparison circuit.例文帳に追加

位相ロックループ（ＰＬＬ）発振回路に関し、位相比較回路がどのような型式のものでも、簡易な比較回路で確実に同期外れ検出を行うことを可能にし、また、発振出力クロック信号のジッタを低減する。 - 特許庁

To provide a semiconductor memory device capable of generating a final output enable signal corresponding to a CAS latency by measuring a degree of delay reflected with a delay locked loop to reflect it to a read command.例文帳に追加

遅延固定ループで反映される遅延の程度を測定して読み出し命令に反映することにより、ＣＡＳレイテンシに対応する最終出力イネーブル信号を生成することができる半導体メモリ装置を提供すること。 - 特許庁

The transceiver has a direct conversion receiver, a voltage-controlled oscillator, a phase locked-loop circuit, a digital control dividing circuit, and a patch antenna for performing radio communication between a computer and the other devices, each being accommodated in a small enclosure.例文帳に追加

本発明のトランシーバーは、直接変換受信器、電圧制御発振器、位相ロックループ回路、ディジタル制御分周回路、及び、コンピュータと他の装置との間の無線通信用のパッチアンテナが小型のエンクロージャーに収容されている。 - 特許庁

To appropriately suppress enlargement of the circuit size of a PLL (phase locked loop) circuit for generation of a clock synchronized with either a first reference signal in which a land pre-pit signal is superimposed on a wobble signal or a second reference signal consisting of the wobble signal.例文帳に追加

ウォブル信号にランドプリピット信号が重畳された第１の基準信号と、ウォブル信号からなる第２の基準信号とのいずれかに同期したクロックを生成するＰＬＬ回路の回路規模の増大を好適に抑制する。 - 特許庁

This communication equipment has a clock selection circuit that receives a multi-phase clock for CDR from a PLL (Phase Locked Loop) to the CDR circuit as an input, and selects and outputs one of the multi-phase clock signals for CDR based on a clock selection signal.例文帳に追加

ＰＬＬからＣＤＲ回路へのＣＤＲ用多相クロックを入力としクロック選択信号に基づきＣＤＲ用多相クロック信号のいずれか１つを選択して出力するクロック選択回路を備えている。 - 特許庁

A phase locked loop 6 converts a carrier used by the transmission station into a first pilot signal C, a multiplier 7 converts the bit timing signal into a second pilot signal, and the transmission station transmits the converted signals together with a modulation wave signal.例文帳に追加

送信局において使用する搬送波を位相同期ループ６により第１のパイロット信号Ｃに変換し、ビットタイミング信号を逓倍器７により第２のパイロット信号に変換し、変調波信号とともに送信する。 - 特許庁

The module has an oscillation circuit in the module or the control circuit applying IO (Input/Output) control to the module by means of the lock signal of a PLL (Phase-Locked Loop) operating the clock supplied from the exterior of the module as a reference signal.例文帳に追加

モジュール内部の発振回路または、モジュール外より供給されるクロックをレファレンス信号として動作するＰＬＬのロック信号で、当該モジュールのＩＯ制御を行う事を特徴とした制御回路を有するモジュール。 - 特許庁

To provide a simulation method for a PLL(phase-locked loop) circuit which permits simulation by accurately deciding the frequency of a feedback clock signal even when the frequency of an output clock signal is varied (multiplied or divided) upon occasion.例文帳に追加

出力クロック信号の周波数が場合に応じて変更（逓倍ないし分周）せしめられる場合であっても、帰還クロック信号の周波数を的確に判定してシミュレーションが行えるＰＬＬ回路のシミュレーション方法を提供する。 - 特許庁

To provide a method for inspecting a PLL (phase-locked loop) circuit, which can quickly and easily inspect a leak (leakage) of a lowpass filter (LPF) in the PLL circuit included in a semiconductor integrated circuit, and the PLL circuit with an inspection function.例文帳に追加

半導体集積回路に内蔵されるＰＬＬ（フェーズロックドループ）回路中のローパスフィルタ（ＬＰＦ）のリーク（漏洩）を迅速簡単に検査できるＰＬＬ回路の検査方法及びその検査機能つきＰＬＬ回路を提供する。 - 特許庁

To provide a ring register controlled delay locked loop that realizes a few unit delay elements to be a ring form so as to ensure a required delay time while reducing the layout area and to provide its control method.例文帳に追加

少数の単位遅延素子をリング型に具現することによって、レイアウトの面積を減らしながらも必要な時間の遅延量を確保することができるリングレジスタ制御型遅延固定ループ及びその制御方法を提供する。 - 特許庁

By inputting a reference signal, a plurality of output clock signals having different frequencies and phases are generated in a phase-locked loop (PLL) circuitry, Each output clock signal is multiplexed for use as an external clock according to arbitrary programmable selection by a multiplexer 228.例文帳に追加

基準信号を入力し、ＰＬＬ（位相同期ループ）回路で周波数、位相の異なる複数の出力クロックを生成し、前記出力クロックをプログラムによりマルチプレクサ２２８で任意に選択し多重化して外部クロックとする。 - 特許庁

The signal processed for analog equalization is supplied to an A/D converter 6, and the dispersed signal is supplied to a phase-locked loop 7 and also to a first and second adaptive equalizer circuits 8 and 9.例文帳に追加

このアナログ等化された信号がＡ／Ｄ変換器６に供給され、離散化された信号が位相ロックループ７に供給されると共に、第１の適応型等化回路８と第２の適応型等化回路９に供給される。 - 特許庁

A bias circuit 5 consists of a diode 11 and a resistor 12, and when it is connected to the side where the phase-locked loop of the device 3 is to be opened, the circuit 5 performs voltage limitation of an external control signal and outputs a specific voltage of reverse polarity.例文帳に追加

バイアス回路５は、ダイオード１１と抵抗１２から構成され切替器３の位相同期ループを開とする側に接続されたとき外部制御信号を電圧制限して逆極性の特定の電圧を出力する。 - 特許庁

To provide a strong and inexpensive cable locking device reduced in the number of parts, allowed to be surely locked and capable of reducing failure and extending life as to a cable locking device for a robbery preventing tag (loop tag) attached to a commodity through a wire.例文帳に追加

ワイヤで商品に取り付けられる盗難防止タグ（ループタグ）のケーブルロック装置であって、部品点数が少なく、確実にロックされ、しかも丈夫で故障が少なく、長寿命で、コストも易いケーブルロック装置を提供することを目的とする。 - 特許庁

Thus, a digital phase locked loop 33 detects a phase state of a 5ms frame synchronizing signal from a 5ms frame synchronous producing section 35 on the basis of a timing clock from a waveform rectifier section 32 and generates a fundamental clock in response to the phase state.例文帳に追加

このために、デジタル位相同期ループ３３は、波形整流部３２からのタイミングクロックに基づいて、５ｍｓフレーム同期生成部３５からの５ｍｓフレーム同期信号の位相状態を検出し、その位相状態に応じた基本クロックを発生する。 - 特許庁

The automatic selection circuit 7 observes the synchronization detection result 601 to execute an operation of automatically revising a frequency division number of the variable frequency divider circuit 1 when the clock phase locked loop circuit is not synchronized within a prescribed time the timer 8 indicates.例文帳に追加

自動選択回路７は、同期検出結果６０１を観測して、タイマー８が示す一定時間内にクロック位相同期回路が同期しない場合には可変分周回路１に対する分周数を自動的に変更するという動作を実行する。 - 特許庁