「memory array」に関連した英語例文の一覧と使い方(42ページ目) - Weblio英語例文検索

A first part obtains the next page and holds it in an intermediate buffer, while the present page held in a page buffer is used for programming a memory array.例文帳に追加

第１の部分は、次のページを取得し、中間バッファに保持すると共に、ページバッファに保持された現在のページはメモリアレイをプログラムするため使用される。 - 特許庁

To effectively use a memory resource to avoid system down even when a writing error of parity data occurs, in a disk array device.例文帳に追加

本願発明のディスクアレイ装置は、パリティデータの書き込みエラーが発生した場合であっても、メモリ資源を有効活用して、システムダウンを回避することを目的とする。 - 特許庁

A technology which minimizes difference of capacitance between global bit lines by connecting the global bit lines to the memory cells having a variety levels in the three-dimensional array is also disclosed.例文帳に追加

また、グローバルビット線を３次元アレイ内の様々なレベルのメモリセルに接続してグローバルビット線間の静電容量差を最小化させる技術を開示する。 - 特許庁

The risk of unintended rewriting is thereby avoided or reduced by reading repeatedly the data stored in the memory access array 43.例文帳に追加

すると、メモリセルアレイ４３が格納するデータが繰り返し読み出されることにより、意図せず書き換えられる可能性を回避または低減することができる。 - 特許庁

To divide a whole memory array into a region in which binary data is recorded and a region in which multi-level data is recorded, and to enable externally dealing with it as the same storage unit.例文帳に追加

メモリアレイ全体を、２値のデータと多値のデータとを記録する領域に分割し、一方、外部からは同一の記憶単位として扱えるようにする。 - 特許庁

The nonvolatile memory array has word lines arranged at intervals of a sub-F (sub-minimum characteristic size F) width, and bit lines substantially perpendicular to the word lines.例文帳に追加

不揮発性メモリアレイは、サブＦ（サブ最小特徴サイズＦ）幅だけ離間して配置されたワード線と、該ワード線にほぼ垂直なビット線とを有する。 - 特許庁

To change the arrangement on an array of elements of a structure of an instruction to access a memory from an access pattern of the structure during compile or link.例文帳に追加

コンパイルまたはリンク時に，メモリアクセスする命令の構造体のアクセスパターンから，該構造体の要素の配列上の配置を変更できるようにする。 - 特許庁

A memory cell array 1 has a ferroelectric capacitor of which one end is connected to bit lines BL, BBL via a transistor and the other end is connected to plate lines PL, BPL.例文帳に追加

メモリセルアレイ１は、トランジスタを介して一端がビット線ＢＬ，ＢＢＬに、他端がプレート線ＰＬ，ＢＰＬに接続される強誘電体キャパシタを持つ。 - 特許庁

To provide a semiconductor device which can generate a plurality of memories constituted of arbitrary word bits from a single memory cell array by only modifying a wiring layer.例文帳に追加

配線層のみの変更によって、１つのメモリセルアレイから任意のワード・ビット構成の複数のメモリを生成することが可能な半導体装置を提供する。 - 特許庁

To optimize the internal data readout timing by varying the electric potential of a dummy bit line at a high speed, independently of the structure of a memory cell array, in a semiconductor storage device.例文帳に追加

半導体記憶装置において、メモリセルアレイ構成にかかわらず、高速でダミービット線の電位を変化させて、内部データ読出タイミングを最適化する。 - 特許庁

In the ferroelectric memory circuit 1, an I/O circuit 2, a YSW circuit 3, a sese amplifier circuit 4, a selection circuit 5 and an array part 7 are connected in this order.例文帳に追加

強誘電体メモリ回路１において、Ｉ／Ｏ回路２、ＹＳＷ回路３、センスアンプ回路４、選択回路５及びアレイ部７をこの順に接続する。 - 特許庁

the source or the drain of the transistor of the memory array and the phase change film 8 are electrically connected by a via 12 embedded in a first opening.例文帳に追加

メモリセルアレイのトランジスタのソース或いはドレイン、及び相変化膜８は、第１の開口部に埋設されるビア１２により電気的に接続される。 - 特許庁

To provide an integrated circuit in which a manufacturing cost is reduced and storage density is further increased and a device having a memory array and propose its programming method.例文帳に追加

製造コストが低減されるとともに、記憶密度をさらに増大させる集積回路やメモリアレイを有するデバイスを提供し、そのプログラム方法を提案する。 - 特許庁

Total length of a data bus can be reduced by contriving the arrangement of a memory cell array arranged around a central region CEN of chips.例文帳に追加

チップの中央領域ＣＥＮの周囲に配置されるメモリアレイの配置を工夫することによりデータバスの総延長を低減させることができる。 - 特許庁

To provide a semiconductor storage device that can further reduce a layout area of the whole memory array by reducing a layout area of a feed cell.例文帳に追加

給電セルのレイアウト面積を縮小することによりメモリアレイ全体のレイアウト面積をさらに縮小することが可能な半導体記憶装置を提供する。 - 特許庁

To provide a nonvolatile storage device, etc., capable of overwriting a memory cell array while preventing an increase of a circuit size without requiring a large-scaled modification of the circuit.例文帳に追加

大規模な回路の変更を必要とせず、回路サイズの増大を防止しながら、メモリセルアレイの上書きが可能な不揮発性記憶装置等を提供すること。 - 特許庁

A redundancy circuit 33 is arranged near the drive circuit 31, and replaces a defective line existing in the memory array by the other line including a redundancy line.例文帳に追加

冗長回路３３は、駆動回路３１の近傍に配置され、メモリアレイに存在する不良ラインを、冗長ラインを含む他のラインによって置換する。 - 特許庁

To rewrite data of one part of data read of one page portion read from a memory cell array and to write the result in a different page.例文帳に追加

本発明は、メモリセルアレイから読み出された１ページ分の読み出しデータの一部のデータの書き換えを行なって、異なるページに書き込むことを特徴とする。 - 特許庁

A main word line 4 and a pre-decode line 5 are disposed to extend from the main word decoder 1 to the sub word driver 2_4 of the second memory cell array 3_2.例文帳に追加

メインワード線４およびプリデコード線５は、メインワードデコーダ１から第２のメモリセルアレイ３_２のサブワードドライバ２_４まで延びるように配置されている。 - 特許庁

The resistive cross point memory cell array (12) permits high-density manufacture and high-speed operation by using the isolation diodes (28) having practical dimensions and current density characteristic.例文帳に追加

抵抗性交点メモリセルアレイ(12)は、実用的な寸法と電流密度特性を有する分離ダイオート゛(28)により高密度の製造と高速動作が可能になる。 - 特許庁

METHOD FOR REDUCING STANDBY ELECTRICITY OF INTEGRATED CIRCUIT DEVICE, METHOD FOR OPERATING MEMORY ARRAY WITH CACHE OF INTEGRATED CIRCUIT, AND INTEGRATED CIRCUIT DEVICE例文帳に追加

集積回路装置における待機電力を低減させる方法、集積回路のキャッシュ付きメモリアレイを動作させる方法、および集積回路装置 - 特許庁

To prevent level elevation at the time of a power down mode where the current consumption of a cell array power source generated by voltage drop in the inside becomes almost 0 in a dynamic memory.例文帳に追加

ダイナミックメモリにおいて、内部で降圧して生成されるセルアレイ電源の消費電流がほぼ０になるパワーダウンモード時のレベル上昇を防止する。 - 特許庁

An input/output control circuit 20 is formed along one side of a memory cell array 17 disposed between a data input pad 11 and a data output pad 14.例文帳に追加

データ入力パッド１１とデータ出力パッド１４との間に配置されたメモリセルアレイ１７の一方の側に、入出力制御回路２０を形成している。 - 特許庁

A plurality of memory cell array regions 3 are arranged on a semiconductor substrate of a DRAM in matrix respectively apart in a line-column direction.例文帳に追加

ＤＲＡＭにおいて、複数のメモリセルアレイ領域３は、半導体基板上に、行方向と列方向とにそれぞれ間隔を隔ててマトリックス状に配置される。 - 特許庁

Therefore, a system LSI in which current consumption in the memory array is reduced can be realized by performing fine clock control.例文帳に追加

したがって、きめ細かなクロック制御を行なうことによりメモリアレイにおける消費電流が低減されたシステムＬＳＩを実現することが可能となる。 - 特許庁

To provide a semiconductor device wherein the resistance delay in a selective gate region and a peripheral circuit region is avoided while miniaturizing a memory cell array region.例文帳に追加

メモリセルアレイ領域の微細化を図りつつ選択ゲート領域及び周辺回路領域における抵抗遅延を回避する半導体装置を提供する。 - 特許庁

To provide a semiconductor memory in which effective relieving for plural defective columns and defect for a boundary region in a direction of the column of a cell array can be performed.例文帳に追加

複数カラム不良やセルアレイのカラム方向境界領域の不良に対する効果的な救済を可能とした半導体メモリを提供する。 - 特許庁

The global decoder 71 comprises a first logic block 96 receiving an address specifying input 101 and outputting a signal for selecting individual column 12C of a memory cell of the SRAM array 99.例文帳に追加

グローバルデコーダ(71)は、アドレス指定入力(101)を受け取り、SRAMアレイ(99)のメモリセルの個々の列(12)を選択するための信号を出力する第1の論理ブロック(96)を含む。 - 特許庁

A silicon nitrided film 11 by plasma CVD is formed covering the memory cell array, and silicon nitrided films 12a and 12b are formed as inter-layer insulating films thereupon.例文帳に追加

メモリセルアレイを覆ってプラズマＣＶＤによるシリコン窒化膜１１が形成され、この上に層間絶縁膜となるシリコン酸化膜１２ａ，１２ｂが形成される。 - 特許庁

In this way, word lines WL 0 to 31 of the memory cell array 10 are driven simultaneously by the row decoder 20 and the row decoder 30 for word lines.例文帳に追加

こうして、メモリセルアレイ１０のワード線ＷＬ０〜３１を、ロウデコーダ２０とワード線用ロウデコーダ３０とによって同時に駆動する構成となっている。 - 特許庁

Each of program units PU0-PU2 arranged being adjacent to a memory cell array 10 stores every one bit of redundancy information required for replacement relieving.例文帳に追加

メモリアレイ１０に隣接して配置されたプログラムユニットＰＵ０〜ＰＵ２の各々は、置換救済に必要な冗長情報の１ビットずつを記憶する。 - 特許庁

Afterwards, contact holes are formed in the memory cell array area and the peripheral area but the interlayer dielectric is thin, the aspect ratio of the contact holes can be reduced.例文帳に追加

その後、メモリセルアレイ領域及び周辺領域にコンタクトホールを形成するが、層間絶縁膜の膜厚が小さいためコンタクトホールのアスペクト比を低減できる。 - 特許庁

Data on the internal datum bus 12 are modified by a modification circuit 18 according to the lowest position bit of an address and are written on the memory array 2.例文帳に追加

このとき、アドレスの最下位ビット（ＡＬＳＢ）に従って、内部データバス１２上のデータを修飾回路（１８）により修飾してメモリアレイ２に再書込する。 - 特許庁

A source line of a nonvolatile memory cell array is grounded through an element having a resistance component, and a resistance value is switched depending on the time of write-in operation and the read-out operation.例文帳に追加

不揮発性メモリセルアレイのソース線を抵抗成分をもつ素子を介して接地し、書き込み動作時と読み出し動作時で抵抗値を切り換える。 - 特許庁

Then, a ferroelectric nonvolatile memory array 90 is configured by approximately parallel locating the ferroelectric nonvolatile memories 80.例文帳に追加

そして、本発明の強誘電体不揮発性メモリアレイ９０は、本発明の強誘電体不揮発性メモリ８０がほぼ平行に配置されて構成されている。 - 特許庁

The technology which compensates variation of threshold voltage of a memory cell in the array by applying a different bias condition to a selected bit line is disclosed.例文帳に追加

異なるバイアス条件を選択されたビット線に適用することによりアレイ内のメモリセルの閾値電圧のばらつき補償する技術を開示する。 - 特許庁

A memory cell array 10 stores image data and additional information data made to correspond to the pixels, for example, composite data including data showing motion vectors.例文帳に追加

メモリセルアレイ１０に、画素データと当該画素に対応付けられた付加情報データ、例えば、動きベクトルを示すデータを含む複合データが格納される。 - 特許庁

Data write-in operation conditions or data erasure operation conditions are performed based on information read out from the extra memory array and corresponding to a selected sector.例文帳に追加

データ書込動作もしくはデータ消去動作条件は、エクストラメモリアレイから読出される、選択されたセクタに対応する情報に基づいて実行される。 - 特許庁

When the result of the comparison by the comparison circuit 23 does not indicate matching, an address latch circuit 25 latches the address of the memory cell array 15 as an address for capacity fuse.例文帳に追加

アドレスラッチ回路２５は、比較回路２３における比較の結果、一致しない場合にメモリセルアレイ１５のアドレスを容量ヒューズ用アドレスとしてラッチする。 - 特許庁

The cross-point memory array comprises first and second sets of transverse electrodes (502, 504), and they are separated by a storage layer (75) including at least one semiconductor layer (72).例文帳に追加

交点メモリアレイは、第1および第2の組の横断電極(502,504)を含み、それらが少なくとも1つの半導体層(72)を含む記憶層(75)によって分離される。 - 特許庁

A read gate RG of a selected memory cell array drives the voltage of read data buses RDB and /RDB depending on the voltage of the bit lines BL and /BL.例文帳に追加

選択されたメモリセル列において、リードゲートＲＧは、ビット線ＢＬおよび／ＢＬの電圧に応じて、読出データバスＲＤＢおよび／ＲＤＢの電圧を駆動する。 - 特許庁

The source electrodes of storage transistors in a plurality of 3-transistor type dynamic cells constituting a memory array are connected, and a switch is disposed between the source electrodes and power supply terminals.例文帳に追加

メモリアレイを構成する複数の３トランジスタ型ダイナミックセル内の蓄積トランジスタのソース電極を接続し、電源端子との間にスイッチを設ける。 - 特許庁

Ground lines 2003B1 and 2003B2 are arranged to each bank as unconnected mutually in a memory array so that grounding voltage may be separately supplied to the banks.例文帳に追加

グランド線２００３Ｂ１，２００３Ｂ２は、バンクに個々に接地電圧を供給するようにメモリアレイ内において互いに非接続として各バンクに対して配置する。 - 特許庁

To reduce the power consumption by reducing surplus wiring in a main bit line in a semiconductor integrated circuit including the memory array of a bit division type RAM.例文帳に追加

ビット分割型ＲＡＭのメモリセルアレイを含む半導体集積回路において、メインビットラインの余分な配線を削減して、消費電力を低減する。 - 特許庁

The decision voltage supplying circuit 2 generates determine-verify voltage between read-voltage and write-verify voltage, and supplies it to the memory cell array 7 in the same way.例文帳に追加

判定電圧供給回路２は次に、リード電圧とライトベリファイ電圧との中間のディターミンベリファイ電圧を生成し、同様にメモリセルアレイ７に供給する。 - 特許庁