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memory electrodeの部分一致の例文一覧と使い方

該当件数 : 1230件

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例文

A hydrogen leak pass layer and a hydrogen trap layer are connected to an electrode provided in the capacitor, in a semiconductor memory element employing the ferroelectric thin film as a memory capacitor.例文帳に追加

強誘電体薄膜をメモリキャパシタとして用いる半導体メモリ素子において、キャパシタ中に設ける電極に水素リークパス層と水素トラップ層を接続する。 - 特許庁

A memory cell 27m and a reference cell 27r are formed on both sides of a gate electrode, and provided with memory function members having functions of holding charges or polarization.例文帳に追加

メモリセル２７ｍ及びリファレンスセル２７ｒは、共に、ゲート電極の両側に形成されて、電荷または分極を保持する機能を有するメモリ機能体を備える。 - 特許庁

The nonvolatile memory device that provides a nonvolatile memory device comprising a lower electrode, a nano wire formed on the lower electrode from a transition metal, an oxidation layer formed on the nano wire including a transition metal oxide, and an upper electrode formed on the oxidation layer in a memory device comprising an oxidation layer formed from a resistance conversion substance.例文帳に追加

抵抗変換物質から形成された酸化層を備えるメモリ素子において、下部電極と、下部電極上に遷移金属から形成されたナノワイヤーと、ナノワイヤー上に遷移金属酸化物を含んで形成された酸化層と、酸化層上に形成された上部電極と、を備える不揮発性メモリ素子を提供する不揮発性メモリ素子である。 - 特許庁

This ferroelectric memory device 1000 has a memory cell array 100 in which memory cells are arranged in a matrix-like state and a lower electrode 12, an upper electrode 16 arranged in a direction intersecting the lower electrode 12, and the ferroelectric layer 14 which is positioned in at least the intersecting area of the upper and the lower electrodes 16 and 12 are contained.例文帳に追加

強誘電体メモリ装置１０００は、メモリセルがマトリクス状に配列され、下部電極１２と、下部電極１２と交差する方向に配列された上部電極１６と、少なくとも上部電極１６と下部電極１２との交差領域に配置された強誘電体層１４と、を含むメモリセルアレイ１００を有する。 - 特許庁

例文

To provide a method of manufacturing a non-volatile memory element for preventing the degree of etching in a conductive layer at a lower portion of a gate electrode layer from causing a difference, when etching the gate electrode layer at a memory cell region and a peripheral circuit region.例文帳に追加

メモリセル領域と周辺回路領域のゲート電極層をエッチングする時にゲート電極層の下部の導電層がエッチングされる程度の差を発生させないようにする非揮発性メモリ素子の製造方法を提供する。 - 特許庁

例文

A semiconductor memory comprises a stack, a second electrode film provided on the stack, a second insulating film provided on the second electrode film, a semiconductor film, a memory film, and a gate insulating film.例文帳に追加

実施形態に係る半導体記憶装置は、積層体と、前記積層体上に設けられた第２電極膜と、前記第２電極膜上に設けられた第２絶縁膜と、半導体膜と、メモリ膜と、ゲート絶縁膜と、を備える。 - 特許庁

The multiplexer MUX1 connects a main bit line connected to an L-side electrode of the even-numbered memory cell to the sense amplifier SA0, and connects a main bit line connected to an R-side electrode of the odd-numbered memory cell to the sense amplifier SA1.例文帳に追加

マルチプレクサＭＵＸ１は、偶数番目のメモリセルのＬ側電極に接続されたメインビット線をセンスアンプＳＡ０に接続し、奇数番目のメモリセルのＲ側電極に接続されたメインビット線をセンスアンプＳＡ１に接続する。 - 特許庁

One electrode in each memory capacitor C in a memory cell MC is connected to one of plural bit lines BLi through a corresponding selection transistor T and the other electrode is connected to one of plate segments PLA, PLB, PLC and PLD.例文帳に追加

メモリセルＭＣにおける各メモリキャパシタＣの一方の電極は、対応する選択トランジスタＴを介して複数のビットラインＢＬｉのうちの１つと接続されており、他方の電極はプレートセグメントＰＬＡ，ＰＬＢ，ＰＬＣ，ＰＬＤの１つと接続されている。 - 特許庁

On the element isolation regions, a gate electrode of the memory transistor is put together at a higher position from the surface of a silicon substrate 000 than a gate electrode of the select transistor to reduce a capacity between the memory transistor and the select transistor.例文帳に追加

かつ素子分離領域上においてメモリトランジスタのゲート電極を選択トランジスタのゲート電極よりシリコン基板０００の表面から高い位置で結束してメモリトランジスタと選択トランジスタとの間の容量を低減する。 - 特許庁

例文

Then, after forming a photomask 5 on the substrate 1 so as to coat the control gate electrode 8 and the gate electrode 15, the photomask 5 in a memory array region is removed, and ion for adjusting thresholds is implanted to the substrate 1 of the memory array region.例文帳に追加

次いで、コントロールゲート電極８およびゲート電極１５を覆うように基板１上にフォトマスク５を形成した後、メモリアレイ領域のフォトマスク５を除去し、メモリアレイ領域の基板１にしきい値調整用のイオンを注入する。 - 特許庁

例文

To provide a device in which both good adherence and reduced reactivity are attained between an electrode for a chalcogenide-containing semiconductor device and chalcogenide, in a phase change memory electrode.例文帳に追加

相変化メモリ電極において、カルコゲニド含有半導体デバイス用電極とカルコゲニド間の良好な接着性と低めの反応性を共に実現するデバイスの提供。 - 特許庁

In the semiconductor memory device 1, a back gate electrode 21 is arranged in the cell array section CA and the gate electrode 22 of a field effect transistor 25 in the peripheral circuit section SC.例文帳に追加

半導体記憶装置１において、セルアレイ部ＣＡにはバックゲート電極２１を設け、周辺回路部ＳＣには電界効果トランジスタ２５のゲート電極２２を設ける。 - 特許庁

The invention relates to a method for manufacturing a ferroelectric memory device by forming an underlying layer above a substrate, and then laminating a first electrode, a ferroelecric layer and a second electrode on the underlying layer.例文帳に追加

基板の上方に下地層を形成し、下地層上に第１電極、強誘電体層、第２電極を積層する強誘電体メモリ装置の製造方法である。 - 特許庁

To obtain a method of manufacturing a ferroelectric memory element which increases the adhesive strength between a layer insulation film and a lower electrode and improve the surface roughness of the lower electrode.例文帳に追加

層間絶縁膜と下部電極の間の接着力を増加させ、下部電極の表面粗さを向上させる強誘電体メモリ素子の製造方法を提供する。 - 特許庁

At the same time, a film thickness of a second underlayer electrode layer 33b of a selective gate transistor ST is made thicker than a film thickness of a first underlayer electrode layer 31a of a memory cell transistor MT.例文帳に追加

同時に、選択ゲートトランジスタＳＴの第２下層電極層３３ｂの膜厚をメモリセルトランジスタＭＴの第１下層電極層３１ａの膜厚より厚くする。 - 特許庁

An integrated circuit device, such as a nonvolatile memory device has an upper electrode and a lower electrode, and at least one capacitor comprising a ferroelectric layer therebetween.例文帳に追加

不揮発性メモリ装置のような集積回路装置は、上部電極及び下部電極と、その間の強誘電体層とを含む少なくとも一つのコンデンサを有する。 - 特許庁

Further, the reaction byproduct bonded to the plasma electrode can also be peeled by the expansion and contraction of a spring comprising a memory alloy attached to the outer periphery of a columnar center electrode.例文帳に追加

また、柱状の中心電極の外周に取り付けた記憶合金のバネの伸縮により該電極に付着した反応生成物を剥離させることもできる。 - 特許庁

A TFT is formed on an insulating substrate 42, and a lower part electrode 31 constituting a ferroelectric capacitor is connected with a source electrode 8 of the TFT, thereby forming a memory cell.例文帳に追加

絶縁基板（４２）上にＴＦＴを形成し、強誘電体キャパシタを構成する下部電極（３１）をＴＦＴのソース電極（８）に接合してメモリセルを形成する。 - 特許庁

The semiconductor memory device includes: a capacitance element composed of a lower electrode 15 and a capacitive insulating film 16 consisted of a ferroelectric film; and an upper electrode 17.例文帳に追加

半導体記憶装置は、下部電極１５、強誘電体膜からなる容量絶縁膜１６、及び上部電極１７によって構成される容量素子を備える。 - 特許庁

The memory cell consists of gate electrodes 20 serving as word lines; and a capacitor consisting of a lower electrode 12A, a capacity insulation film 13, and an upper electrode 14.例文帳に追加

ワード線となるゲート電極２０と、下部電極１２Ａ、容量絶縁膜１３及び上部電極１４からなるキャパシタとによってメモリセルが構成されている。 - 特許庁

Insulating layers 5, 7 (porous insulating films) provided in a memory capacitor cell 8 is formed between a gate electrode 3 fixed on a silicon wafer 1 and an opposite electrode 8C.例文帳に追加

メモリキャパシタセル８に備わる絶縁層５，７（多孔質絶縁被膜）は、シリコンウェハ１上に設けられたゲート電極３と対向電極８Ｃとの間に形成されたものである。 - 特許庁

Interlayer insulation films 5, 7 (insulation coating) lying in a memory capacitor cell 8 are formed between a gate electrode 3 and an opposite electrode 8C installed on a silicone wafer 1.例文帳に追加

メモリキャパシタセル８に備わる層間絶縁膜５，７（絶縁被膜）は、シリコンウェハ１上に設けられたゲート電極３と対向電極８Ｃとの間に形成されたものである。 - 特許庁

In a split gate type memory cell utilizing a side wall structure with a silicided gate electrode, an isolated auxiliary pattern 22 is disposed adjacently to a selection gate electrode 12.例文帳に追加

サイドウォール構造を利用し、ゲート電極がシリサイド化されたスプリットゲート型メモリセルにおいて、選択ゲート電極１２に隣接して、孤立した補助パターン２２を配置する。 - 特許庁

The ferroelectric memory device 1 is provided with a ferroelectric capacitor 3 having a ferroelectric film 13 between a lower electrode 12 and an upper electrode 14.例文帳に追加

下部電極１２と上部電極１４との間に強誘電体膜１３を有した強誘電体キャパシタ３を備えてなる強誘電体メモリ装置１である。 - 特許庁

The memory unit includes: a multilayer structure ML including alternately stacked electrode films WL and interelectrode insulating films 14; a semiconductor pillar SP piercing the multilayer structure; a memory layer 48 between the electrode films WL and the semiconductor pillar; an internal insulating film 42 between the memory layer and the semiconductor pillar; an external insulating film 43 between the electrode films and the memory layer; and a first wire W1 connected to the semiconductor pillar.例文帳に追加

メモリ部は、交互に積層された電極膜ＷＬと電極間絶縁膜１４とを有する積層構造体ＭＬ、積層構造体を貫通する半導体ピラーＳＰ、電極膜ＷＬと半導体ピラーと間の記憶層４８、記憶層と半導体ピラーとの間の内側絶縁膜４２、電極膜と記憶層との間の外側絶縁膜４３、半導体ピラーに接続された第１配線Ｗ１、を有す。 - 特許庁

A local selection gate electrode CSG partially selects memory cell transistors MT (for example, memory cell transistors MT_0 to MT_7) and then can make other memory cell transistors MT (for example, memory cell transistors MT_8 to MT_63) unselected, so that a high voltage need not be applied to the memory cell transistors MT having been made unselected.例文帳に追加

局所選択ゲート電極ＣＳＧが、部分的にメモリセルトランジスタＭＴを選択（例えばメモリセルトランジスタＭＴ_0〜ＭＴ_7）することで、その他のメモリセルトランジスタＭＴ（例えばメモリセルトランジスタＭＴ_8〜ＭＴ_63）を非選択状態にすることができ、当該非選択状態とされたメモリセルトランジスタＭＴに高電圧を与える必要がない。 - 特許庁

The resistance change element for constituting the resistance change memory has a lower electrode, a resistance change film contacting with at least a part of a sidewall of the lower electrode and an upper electrode laminated on the resistance change film.例文帳に追加

抵抗変化メモリを構成する抵抗変化素子は、下部電極と、前記下部電極の側壁の少なくとも一部と接する抵抗変化膜と、前記抵抗変化膜上に積層される上部電極とを有する。 - 特許庁

The memory device includes a first electrode, an oxide film formed on the first electrode, a solid electrolyte film arranged on the oxide film and a second electrode arranged on the solid electrolyte film.例文帳に追加

前記素子は、第１電極、前記第１電極上に形成された酸化物膜、前記酸化物膜上に配置された固体電解質膜、および前記固体電解質膜上に配置された第２電極を備える。 - 特許庁

To provide a semiconductor device having a construction, in which a plurality of memory cells each including a first transistor, a second transistor and a capacitor element are arranged as a matrix, and a wiring that is also called a bit line for connecting one of the memory cells with another memory cell, and a source electrode or a drain electrode in the first transistor are electrically connected through the source electrode or a drain electrode in the second transistor.例文帳に追加

第１のトランジスタと第２のトランジスタと容量素子とを各々含む複数のメモリセルをマトリクス状に配置し、メモリセルの一と他のメモリセルとを接続する配線（ビット線とも呼ぶ）と、第１のトランジスタにおけるソース電極またはドレイン電極と、が、第２のトランジスタにおけるソース電極またはドレイン電極を介して電気的に接続した構成とした半導体装置を提供する。 - 特許庁

The phase change memory element includes a first electrode 103, a second electrode 107, a first phase variation material layer 114 formed between the first electrode 103 and the second electrode 107 for connecting the electrode 103 with the second electrode 107 electrically, and an oxide collar construction 112a for covering the side wall of first phase variation material layer 114.例文帳に追加

相変化メモリ素子では、第１電極１０３および第２電極１０７と、第１電極１０３および第２電極１０７の間に形成され、第１電極１０３を第２電極１０７と電気的に接続する第１相変化材料層１１４と、第１相変化材料層１１４の側壁を覆う酸化物襟構造１１２ａとを備える。 - 特許庁

The semiconductor memory device has a lower electrode 12 formed on a substrate 11, the ferrodielectric film 13 formed on the lower electrode 12, a source electrode 14 and a drain electrode 15 arranged at a space on the ferrodielectric film 13, and an insulating film 16 formed between the source electrode 14 and the drain electrode 15.例文帳に追加

半導体記憶装置は、基板１１上に形成された下部電極１２と、下部電極１２の上に形成された強誘電体膜１３と、強誘電体膜１３の上に互いに間隔を置いて配置されたソース電極１４及びドレイン電極１５と、ソース電極１４とドレイン電極１５との間に形成された絶縁膜１６とを備えている。 - 特許庁

The molecular memory is constituted of a molecular memory device including the electrochemical cell of micron or submicron sizes while the electrochemical cell includes a working electrode 103, an opposed electrode 111, electrolyte 109, which is contacted with the working electrode 103 and the opposed electrode 111, and a redox activated molecule which is electrically connected to at least one of those electrodes.例文帳に追加

ミクロンまたはサブミクロンサイズの電気化学セルを含む分子記憶デバイスからなり、電気化学セルは、作用電極１０３と、対向電極１１１と、作用電極１０３および対向電極１１１と接する電解質１０９と、それらの電極のうちの少なくとも１つと電気的に結合された酸化還元活性分子とを含む。 - 特許庁

The insulating film is properly used as a capacitive insulating film in a semiconductor device comprising a memory cell including a capacitor element having the capacitive insulating film between an upper electrode and a lower electrode, or as an intergate insulating film in a semiconductor device comprising a nonvolatile memory device having the intergate insulating film between a control gate electrode and a floating gate electrode.例文帳に追加

例えば、上部電極と下部電極の間に容量絶縁膜を有するキャパシタ素子で構成されたメモリセルを備える半導体装置における容量絶縁膜や、コントロールゲート電極とフローティングゲート電極の間にインターゲート絶縁膜を有する不揮発性メモリ素子を備えた半導体装置におけるインターゲート絶縁膜として好適である。 - 特許庁

The width X of the source region 5 adjacent to the memory gate electrode 3 is set wider than the width Y of the drain region 6 adjacent to the control gate electrode 4 in the direction in which the memory electrode 3 and the control gate electrode 4 are extended.例文帳に追加

メモリゲート電極３、コントロールゲート電極４、ソース領域５およびドレイン領域６を有する半導体装置において、メモリゲート電極３およびコントロールゲート電極４が延伸する方向の幅であって、メモリゲート電極３に隣接するソース領域５の幅Ｘをコントロールゲート電極４に隣接するドレイン領域６の幅Ｙに比べて長くする。 - 特許庁

The solid electrolite memory element is provided with an insoluble cathode electrode 210, an eluting anode electrode 240, and a solid electrolyte layer 230 having a defective portion between the above insoluble cathode electrode 210 and the eluting anode electrode 240, wherein its method for manufacturing the solid electrolyte memory element includes a process to form the desired defective portion in the above solid electrolyte matrix.例文帳に追加

不溶性カソード電極２１０、溶出性アノード電極２４０、および、上記不溶性カソード電極２１０と溶出性アノード電極２４０との間の欠陥部位を有する固体電解質層２３０を備える固体電解質メモリー素子の製造方法において、上記固体電解質マトリックスに所望の欠陥部位を形成する工程を含んでいる。 - 特許庁

A memory device area 133 on a silicon board 101 is provided with a memory cell capacitor 135 comprising a lower electrode 126 of cylindrical structure, a capacitive insulating film 128, and an upper electrode 131, while a monitor device area 134 is provided with a monitor capacitor 136 comprising a lower electrode 127 of planar structure, the capacity insulating film 128, and an upper electrode 132.例文帳に追加

シリコン基板１０１のメモリ素子領域１３３には、円筒型構造である下部電極１２６、容量絶縁膜１２８、上部電極１３１からなるメモリセルキャパシタ１３５を設け、モニター素子領域１３４には、平面型構造である下部電極１２７、容量絶縁膜１２８、上部電極１３２からなるモニター用キャパシタ１３６を設けている。 - 特許庁

In the memory element with a first electrode 22, a second electrode, and an oxide semiconductor layer 24 formed by calcium praseodymium manganate on the first electrode, a metal oxide layer 26 is provided between the second electrode 28 and the oxide semiconductor layer 24.例文帳に追加