「memory type parallel」に関連した英語例文の一覧と使い方 - Weblio英語例文検索

DISTRIBUTED SHARED MEMORY TYPE PARALLEL COMPUTER AND INSTRUCTION SCHEDULING METHOD例文帳に追加

分散共有メモリ型並列計算機および命令スケジューリング方法 - 特許庁

MATRIX PROCESSOR IN SMP NODE DISTRIBUTED MEMORY TYPE PARALLEL COMPUTER例文帳に追加

ＳＭＰノード分散メモリ型並列計算機における行列処理装置 - 特許庁

To efficiently calculate a particle state through decentralized memory type parallel calculation.例文帳に追加

効率的に分散メモリ型並列計算により粒子状態を計算する。 - 特許庁

DECENTRALIZED MEMORY TYPE PARALLEL COMPUTER AND ITS DATA TRANSFER END CONFIRMING METHOD例文帳に追加

分散メモリ型並列計算機及びそのデータ転送終了確認方法 - 特許庁

To reduce the number of pin terminals of a controller for accessing a synchronous type memory and a non synchronous type memory in parallel or simultaneously.例文帳に追加

同期型メモリと非同期型メモリとに並列的または同時的にアクセスするコントローラのピン端子数を削減すること。 - 特許庁

ORDERING GENERATION METHOD, PROGRAM, AND COMMON MEMORY TYPE SCALAR PARALLEL COMPUTER例文帳に追加

ｏｒｄｅｒｉｎｇ生成方法、プログラム及び共有メモリ型スカラ並列計算機 - 特許庁

To provide a parallel matrix processing method suitable for a shared memory type scalar computer.例文帳に追加

共有メモリ型スカラ計算機に適した並列行列処理方法を提供する。 - 特許庁

To enable parallel write for a plurality of memory cells one memory cell row of a VG type memory cell array and to shorten a whole programming time.例文帳に追加

ＶＧ型メモリセルアレイの１つのメモリセル行内の複数のメモリセルへの並列書き込みを可能とし、かつ総プログラム時間を短縮する。 - 特許庁

DISTRIBUTED PROCESSING METHOD IN DISTRIBUTED MEMORY-TYPE PARALLEL COMPUTER AND COMPUTER-READABLE RECORDING MEDIUM例文帳に追加

分散メモリ型並列計算機における分散処理方法及びコンピュータ可読記録媒体 - 特許庁

To improve the processing speed of a parallel program by generating the parallel program actualizing optimum data decentralization with respect to decentralized common memory type parallel computers.例文帳に追加

分散共有メモリ型並列計算機において、最適なデータ分散を実現する並列プログラムを生成し、並列プログラムの処理速度を向上させる。 - 特許庁

A plural line buffer type memory LSI with parallel collating function having it in a plural line buffer part in a plural line buffer type memory LSI is realized.例文帳に追加

複数ラインバッファ型メモリＬＳＩにおける複数ラインバッファ部に並列照合機能を持たせた並列照合機能付き複数ラインバッファ型メモリLSIを実現する。 - 特許庁

To provide a computer architecture capable of realizing an extremely high speed parallel processing in a distributed memory type.例文帳に追加

分散メモリー型において、著しく高速な並列処理を実現可能なコンピュータアーキテクチャを提供する - 特許庁

To provide a distributed memory type multiprocessor system capable of accelerating the execution speed of parallel loops and reducing a used memory amount.例文帳に追加

並列ループの実行速度を高速化できると共に、使用メモリ量を削減することができる分散メモリ型マルチプロセッサシステムを提供する。 - 特許庁

To improve data locality and to accelerate the processing speed of parallel programs in parallelizing consecutive sequence programs in a distributed shared memory type parallel computers.例文帳に追加

分散共有メモリ型並列計算機において、逐次プログラムを並列化する際、データローカリティを高めて、並列プログラムの処理速度を高速化する。 - 特許庁

To process a matrix at a high speed by an SMP node distributed memory type parallel computer.例文帳に追加

ＳＭＰノード分散メモリ型並列計算機で高速に行列を処理することの出来る装置あるいは方法を提供する。 - 特許庁

To enhance buffering efficiency when a shared memory to be arranged in respective processor elements is buffered by reducing the number of accesses to the shared memory in shared memory type parallel computers.例文帳に追加

共有メモリ型並列計算機において、共有メモリアクセス数の削減を目的とし、各プロセッサ要素内に配置される共有メモリのバッファリングを行う場合のバッファリング効率を高めることを目的とする。 - 特許庁

A hydrogen block film 33 is provided on a capacitor, which comprises an opening part 38 in a region with no memory cell which is present at each memory cell block, by utilizing a memory cell block structure specific to the TC parallel unit series-connected type ferroelectric memory.例文帳に追加

ＴＣ並列ユニット直列接続型強誘電体メモリ特有のメモリセルブロック構造を利用し、メモリセルブロックごとに存在しているメモリセルのない領域に開口部３８が設けられた水素ブロック膜３３をキャパシタ上に設ける。 - 特許庁

the plural line buffer type memory LSI with collating function is mainly constituted of a large capacity memory section 11 and a plural line buffer sections 12 with parallel collating function, and performs parallel collating operation for data pre-fetched to the plural line buffer section with parallel collating function from a memory section by receiving a collating command through an external input terminals.例文帳に追加

照合機能付き複数ラインバッファ型メモリＬＳＩ１は、主に大容量のメモリ部１１と並列照合機能付き複数ラインバッファ部１２から構成されて、外部入力端子を介して照合コマンドを受けることによりメモリ部から並列照合機能付き複数ラインバッファ部にプリフェッチされたデータに対して並列照合動作を行う。 - 特許庁

To advance an efficient data processing by sufficiently displaying the function of a cache memory irrelevantly to the properties of memory access by an application program running on a decentralized common memory type parallel computer system.例文帳に追加

分散共有メモリ型の並列計算機システムにおいて動作させているアプリケーションプログラムのメモリアクセスの性質に左右されることなく、キャッシュメモリの機能を充分に発揮させ、効率的なデータ処理を進めることができるようにする。 - 特許庁

To provide a TC parallel unit serial connection type ferroelectric memory in which almost constant read-out signal margin can be obtained without depending on a word line position.例文帳に追加

ワード線位置に依らず略一定の読み出し信号マージンが得られるようにしたＴＣ並列ユニット直列接続型強誘電体メモリを提供する。 - 特許庁

In a spin injection type magnetic memory cell (MC), a source line (SL) is arranged in parallel with a word line (WL), and data write/read is performed on a bits-by-bits basis.例文帳に追加

スピン注入型磁気メモリセル（ＭＣ）に対しソース線（ＳＬ）をワード線（ＷＬ）と平行に配設し、複数ビット単位でデータの書込／読出を実行する。 - 特許庁

To speed up processing while keeping the consistency of data stored in a shared memory and a cache in a shared memory distribution type parallel computer having plural nodes each of which is provided with a processor, a part of the shared memory, a memory controller, and a cache and connecting respective nodes by inter-connection net routers corresponding to respective nodes.例文帳に追加

プロセッサと、共有メモリの一部と、メモリコントローラと、キャッシュとを有するノードを複数有し、各ノードは、各ノードに対応する相互結合網ルータにより結合された分散共有メモリ型並列計算機において、共有メモリとキャッシュのデータの一貫性を保ちつつ高速化を実現する。 - 特許庁

To provide a figure drawing device using a multithread type pixel shader, capable of concealing latency of memory access by performing memory access and original operation processing of the pixel shader in parallel.例文帳に追加

メモリアクセスとピクセルシェーダ本来の演算処理を並列に実行することにより、メモリアクセスのレイテンシを隠蔽することを可能とする、マルチスレッド型のピクセルシェーダを用いた図形描画装置を提供することを目的とする。 - 特許庁

In the write operation to an 8-valued NAND type flash memory, a drain side selected gate line DSG to a level Vcc to execute a multivalued parallel write, using a self boost.例文帳に追加

８値型のＮＡＮＤ型フラッシュメモリの書き込み動作時において、ドレイン側選択ゲート線ＤＳＧをＶ_CCレベルに設定し、セルフブーストを用いて多値並列書き込みを行う。 - 特許庁

To enable processing a refresh-cycle and an external read/write access cycle in parallel in a dynamic type memory device to/from which data is inputted/outputted to the outside through a data buffer register.例文帳に追加

データ・バッファ・レジスタを介して外部とデータを入出力するダイナミック型メモリ装置において、リフレッシュ・サイクルと外部リード/ライト・アクセス・サイクルとを並行処理可能にする。 - 特許庁

To enable a distributed memory type parallel computer, with which data are transferred by a SEND/RECV model, to properly execute a program including a block to which execution by a specified processor is designated.例文帳に追加

SEND/RECV モデルでデータ転送を行う分散メモリ型並列計算機において、特定プロセッサでの実行を指定されたブロックを含むプログラムを正しく実行できるようにする。 - 特許庁

Thus, it is not necessary to rewrite a program for each type of an LSI while it is necessary when using a test device connected to the outside, and it is possible to simultaneously test the cache memory in parallel with the memory such as the SRAM other than the cache memory built in the same LSI, and to shorten the test time.例文帳に追加

これにより、外部に接続したテスト装置を用いた場合のようにＬＳＩの品種毎のプログラムの書き換えが不要となる上、同一ＬＳＩに内蔵されているキャッシュメモリ以外のＳＲＡＭ等のメモリと同時並行してキャッシュメモリのテストが可能となり、テスト時間の短縮が図れる。 - 特許庁

To provide a decentralized memory type parallel computers and its data transfer end confirming method which make fast the operation up to the confirmation of the completion of data transfer between nodes.例文帳に追加

複数のノード間でのデータ転送完了を確認をするまでの動作を高速化する分散メモリ型並列計算機及びそのデータ転送終了確認方法を提供する。 - 特許庁

To shorten a test time by parallel processing of a plurality of chips when defect check of a bit line or a sense amplifier is performed in a wafer test of a NAND type flash-memory.例文帳に追加

NAND型フラッシュメモリのウェハテストに際してビット線またはセンスアンプの不良チェックを行う場合に、テスト時間を短縮し、複数チップの並列処理によりテスト時間を大幅に縮める。 - 特許庁

Capacitor elements (S) having the same structure as a memory cell capacitor (MS) are arranged along a row or column direction, these capacitor elements are coupled in parallel, and a capacitor type anti-fuse is realized.例文帳に追加

メモリセルキャパシタ（ＭＳ）と同一構造を有する容量素子（Ｓ）を、行または列方向に沿って整列して配置し、これらの容量素子を並列に結合して、キャパシタ型アンチヒューズを実現する。 - 特許庁

Further, the semiconductor memory device includes: a plurality of binary-valued memory cells disposed on the main plane of the semiconductor substrate along a second direction in parallel to the main plane; and a third semiconductor region of a second conductive type, selectively disposed on the surface of the semiconductor substrate between each binary-valued memory cell.例文帳に追加

さらに、前記半導体基板の前記主面上に設けられ、前記主面に対して平行な第２の方向に沿って設けられた複数の２値記憶セルと、前記２値記憶セルの間の前記半導体基板の表面に選択的に設けられた第２導電形の第３半導体領域と、を備える。 - 特許庁

To prevent the deterioration of actual performance due to the generation of a request for invalidating cache by preventing the false sharing, wherein different processors update the values of arrayed elements included in the same cache line at the time of the conventional loop scheduling for parallel executing compilers for a shared memory type parallel computer.例文帳に追加

共有メモリ型並列計算機向けの並列化コンパイラにおける従来のループスケジューリングでは、異なるプロセッサが同一のキャッシュラインに含まれる配列要素の値を更新するフォールスシェアリングが起こり、キャッシュの無効化要求が発生して実行性能が低下する。 - 特許庁

In parallel with this, a distortion calculating part 108 calculates distortion in each encoding path unit and stores the distortion in a distortion memory 109, and meanwhile, a complicated tile determining part 111 determines whether a corresponding tile is a complicated tile and stores its determination output in a tile type memory 112.例文帳に追加

これと並行して歪計算部１０８では各符号ブロックの各符号化パス単位に歪を計算し歪メモリ１０９に格納する一方、複雑タイル判定部１１１は当該タイルが複雑タイルであるか否かを判定し、その判定出力をタイル種別メモリ１１２に格納する。 - 特許庁

This absolute value calculating circuit of difference is incorporated in a all parallel type associative memory as a unit comparison circuit UC, and all output of the absolute value calculating circuit of difference of W pieces are inputted to a weight comparing circuit and processed.例文帳に追加

そこで、この差の絶対値計算回路をユニット比較回路ＵＣとして全並列型連想メモリに組み込み、Ｗ個の差の絶対値計算回路の出力を全て重み比較回路ＷＣに入力し処理する。 - 特許庁

The charge trap insulator memory comprises a lower word line, a P type float channel for retaining a floating state formed above the lower word line, a charge trap insulator formed above the P type float channel and storing data, an upper word line formed above a charge trap insulator in parallel with the lower word line, and an N type drain region and an N type source region formed on both sides of the float channel.例文帳に追加

下部ワードラインと、下部ワードラインの上部に形成されフローティング状態を維持するＰ型フロートチャンネルと、Ｐ型フロートチャンネルの上部に形成されデータが格納されるチャージトラップインシュレータと、チャージトラップインシュレータゲートの上部に下部ワードラインと平行に形成された上部ワードラインと、フロートチャンネルの両側に形成されたＮ型ドレイン領域及びＮ型ソース領域とを含むことを特徴とする。 - 特許庁

The nonvolatile semiconductor memory cell has a plurality of floating gate type transistor T2, T3 which are controlled by a common control gate CG and connected in parallel, wherein the floating gate type transistors T2, T3 and a selecting transistor T1 are linearly arranged on a semiconductor substrate and the drains of the floating gate type transistors T2, T3 are each connected by a metal wiring 22.例文帳に追加

共通のコントロールゲートＣＧで制御されるとともに、互いに並列接続された複数のフローティングゲート型トランジスタＴ２、Ｔ３を有し、複数のフローティングゲート型トランジスタＴ２、Ｔ３と選択トランジスタＴ１とが半導体基板上で直線状に配列されたものであって、複数のフローティングゲート型トランジスタＴ２、Ｔ３の各ドレインが直線状のメタル配線２２で接続される。 - 特許庁

An element region for holding a passing word line 36 of a block selector of the TC parallel unit serially connected type ferroelectric memory is connected by a lower electrode wiring of the capacitor, a hierarchical word line can pass thereon, and hence high integration is realized.例文帳に追加

また、ＴＣ並列ユニット直列接続型強誘電体メモリのブロックセレクター部の、通過ワード線３６を挟む素子領域の接続をキャパシタの下部電極配線にて行い、その上を階層ワード線が通過できるようにすることで、高集積化を達成する。 - 特許庁

In an 8-valued NAND type multivalued flash memory designed to execute the multivalued parallel write with the bit line voltage set according to write data, a pulse-like word line voltage is applied to a word line to write while the pulsewidth of an effective word line voltage corresponding to the time taken for substantially writing data in memory cells to be written is controlled according to the write data.例文帳に追加

書き込みデータに応じてビット線電圧を設定し、多値並列書き込みを行うようにした８値のＮＡＮＤ型多値フラッシュメモリにおいて、ワード線にパルス状のワード線電圧を印加して書き込みを行い、この際、書き込み対象のメモリセルに実質的にデータの書き込みがなされる時間に対応する実効的なワード線電圧のパルス幅を書き込みデータに応じて制御する。 - 特許庁

The head separate type camera device and video signal processing method are characterized by the serial conversion of a video signal acquired by an image sensor, the parallel conversion of a vide signal inputted after the serial conversion, and the adjustment of the timing of writing to a circuit for standardization by an asynchronous FIFO memory before the standardization of the parallel-converted video signal in accordance with characteristics of a video reproduction portion in a succeeding stage.例文帳に追加

この発明のヘッド分離式カメラ装置および映像信号処理方法は、イメージセンサが取得した映像信号をシリアル変換し、シリアル変換して入力される映像信号をパラレル変換し、パラレル変換された映像信号を後段の映像再生部の特性にあわせて規格化する前段で、規格化する回路への書き込みタイミングを、非同期ＦＩＦＯメモリにより調整することを特徴とする。 - 特許庁

Between a first source line connected with the sources of first conductivity type MOSFETs constituting first and second CMOS inverter circuits constituting the static type memory cells and a first power line corresponding to it, a switch MOSFET which is turned off in a first operation mode and turned on in a second operation mode different from the first operation mode and diode-type first and second conductivity type MOSFETs are provided in parallel.例文帳に追加

上記メモリセルアレイは、複数のスタティック型メモリセルを構成する第１及び第２ＣＭＯＳインバータ回路を構成する第１導電型ＭＯＳＦＥＴのソースが接続された第１ソース線とそれに対応した第１電源線との間に、第１動作モードのときにはオフ状態にされ、上記第１動作モードとは異なる第２動作モードのときにはオン状態にされるスイッチＭＯＳＦＥＴと、ダイオード形態にされた第１導電型と第２導電型のＭＯＳＦＥＴを並列形態に設ける。 - 特許庁

When the Cholesky or modified Cholesky decomposition of the sparse positive definite symmetrical matrix is performed using common memory type parallel computers, discrete spaces of a problem that simultaneous linear equations, represented by the sparse matrix represent, present are each recursively divided into two divided regions and a division plane therebetween.例文帳に追加

共有メモリ型並列計算機を用いてスパースな正値対称行列のコレスキー分解あるいは修正コレスキー分解を行うにあたり、スパース行列が表す連立１次方程式が提示する問題における離散化された空間を、再帰的に２つの分割領域と、その間にある分割面とに分割する。 - 特許庁

Although the reading speed of the row scanning type CMOS sensor can easily be increased by the multi-channel parallel reading, since the so-called horizontal blanking time for storing image data at (n+1)th row to a row memory cannot be reduced, the overall read time cannot h be much reduced regardless of increased number of channels.例文帳に追加

行走査型のＣＭＯＳセンサは、多チャンネル並列読み出しによって、読み出し速度を容易に高速化することができるが、ｎ＋１行目の画像データを行メモリへストアする所謂水平ブランキング時間は短縮できない為、チャンネルを増やせば増やすほど総合の読み出し時間はあまり短縮化できなかった。 - 特許庁

This compile device generates an object code 107 executable on a shared memory type computer with a thread as the unit of parallel processing by input of a source program 101 and using an inter-thread synchronous overhead information file 108 and the number of machine cycles acquisition library 106, and is constituted of a syntax analysis part 103, a parallelization part 104 and a code generation part 105.例文帳に追加

ソースプログラム１０１を入力として、スレッド間同期オーバーヘッド情報ファイル１０８とマシンサイクル数取得ライブラリ１０６を使用して、スレッドを並列処理の単位として共有メモリ型計算機上で実行可能なオブジェクトコード１０７を生成させるものであり、構文解析部１０３、並列化部１０４、コード生成部１０５から構成される。 - 特許庁

Related to a TC parallel unit series connection type ferroelectric memory, a first contact 15 between one side source/drain diffusion layers 5 and 6 and a lower part electrode 9, and a second contact 17 between an upper part electrode 11 and the other side of source/drain diffusion layers 5 and 6, are formed from a first oxidation resistant conductive film 13 and a second oxidation resistant conductive film 16, respectively.例文帳に追加

ＴＣ並列ユニット直列接続型強誘電体メモリにおいてソース・ドレイン拡散層５、６の一方側と下部電極９との第１コンタクト部１５と上部電極１１とソース・ドレイン拡散層５、６の他方側との第２コンタクト部１７をそれぞれ第１耐酸化性導電膜１３、第２耐酸化性導電膜１６で形成する。 - 特許庁

A computation node of this decentralized memory type parallel computer has a request reception part 131 (231), a data reception part 132 (232), a confliction arbitration part 133 (233), an address conversion part 134 (234), a request/data sending-out part 135 (235), an EOT decision part 136 (236), and a selector 137 (237).例文帳に追加

本発明の実施形態である分散メモリ型並列計算機における計算ノードは、リクエスト受付部１３１（２３１）と、データ受付部１３２（２３２）と、競合調停部１３３（２３３）と、アドレス変換部１３４（２３４）と、リクエスト／データ送出部１３５（２３５）と、ＥＯＴ判定部１３６（２３６）と、セレクタ１３７（２３７）と、を有して構成される。 - 特許庁