「multiplying circuit」に関連した英語例文の一覧と使い方(5ページ目) - Weblio英語例文検索

To provide a PCM sound source device which reduces the power consumption of a sound source circuit by making low a memory access period of a PCM system sound source generating voices of a plurality of channels by driving a voice generation part on a time-division basis and the cycle period of a multiplying circuit etc.例文帳に追加

ボイス生成部を時分割駆動して複数チャンネルのボイスを生成するＰＣＭ方式の音源のメモリアクセス周期や乗算回路などのサイクル周期を低くして音源回路の消費電力を低減させることの可能なＰＣＭ音源装置を提供する。 - 特許庁

A booster wiring NHV is wound on the secondary of an isolation converter transformer PIT forming a switching power circuit, and alternating voltage VHV is inputted into a multiplying-rectifier circuit 2 to obtain the high DC voltage to be kept at a prescribed high voltage level.例文帳に追加

スイッチング電源回路を構成している絶縁コンバータトランスＰＩＴの二次側に対して昇圧巻線ＮHVを巻装し、この昇圧巻線ＮHVにて得られる交番電圧ＶHVを多倍圧整流回路２に入力することで、所定の高圧レベルとされる直流高電圧ＥHVを得る。 - 特許庁

To provide a multi-frequency radio device which is suitable for miniaturization and reduced power consumption and can select a predetermined multiplying frequency of a local oscillation circuit, by installing a switching and matching circuit that can switch matching states according to each frequency in an output of a buffer amplifier.例文帳に追加

緩衝増幅器の出力に、各々の周波数に応じて整合状態が切替可能な切替整合回路を設けることにより、小型化、低消費電力化に適し、局部発振回路の所定の逓倍周波数を選択できるマルチ周波数無線機を提供する。 - 特許庁

A correction memory 21 wherein correction values of current amplification factors β of respective driving transistors 16 of pixels GS are stored and an operation circuit 22 for multiplying a voltage corresponding to display data Vsig and the correction values are provided, and outputs of the operation circuit 22 are supplied to the plurality of pixels GS.例文帳に追加

これらの画素ＧＳの各駆動用トランジスタ１６の電流増幅率βの補正値を記憶する補正メモリ２１と、表示データＶsigに応じた電圧と補正値とを掛け算する演算回路２２と、を備え、演算回路２２の出力を複数の画素ＧＳに供給する。 - 特許庁

In the high power factor control method of a converter where three-phase unbalance for generating a voltage by multiplying an instantaneous current and its 90° phase lag component by a circuit impedance is taken into account, average value of impedance in each phase of an unbalance circuit is multiplied and a desired zero-phase voltage is added.例文帳に追加

瞬時電流及びその９０度位相遅れ成分に回路インピーダンスを乗じた電圧を発生させる三相不平衡を考慮したコンバータの高力率制御方法において、不平衡回路の各相インピーダンスの平均値を乗じるとともに所望の零相電圧を加える。 - 特許庁

This IC card 10 comprises a signal processing circuit 6 for performing a signal processing on the basis of an internal clock signal CLK1, and a multiplication circuit 1 for multiplying an external clock signal CLK0 supplied from a reader-writer 20 on the basis of an initial response value to generate the internal clock signal CLK1.例文帳に追加

ＩＣカード１０は、内部クロック信号ＣＬＫ１に基づいて信号処理を行う信号処理回路６と、リーダライタ２０から供給される外部クロック信号ＣＬＫ０を初期応答値に基づいててい倍し、内部クロック信号ＣＬＫ１を生成するてい倍回路１とを有する。 - 特許庁

The interruption request signal generated in the interruption generation circuit 101 is divided and/or multiplied in the dividing/multiplying circuit 102, so that a generation cycle of the interruption request signal is changed and interruption is generated for a CPU core 111 at any timing.例文帳に追加

割込み発生回路１０１で発生した割込み要求信号は、分周・逓倍回路１０２で分周及び／又は逓倍されることで割込み要求信号の発生周期が変化し、任意のタイミングでＣＰＵコア１１１に対して割込みを発生する。 - 特許庁

The control circuit 15 is equipped with an arithmetic circuit 20 for multiplying and outputting a ratio (Vc/Ec) of a power supply voltage value Vc and its DC component Ec to a modulation sensitivity (e.g. an amplitude of a triangular wave voltage in the case of generating a pulse signal for driving the switch circuits).例文帳に追加

制御回路１５は、電源電圧値Ｖｃとその直流成分Ｅｃとの比率（Ｖｃ／Ｅｃ）を、変調感度（例えば、スイッチ回路を駆動するパルス信号を生成する際の三角波電圧の振幅）に乗じて出力する演算回路２０を備える。 - 特許庁

After the amplifying operation is finished, the control circuit 7 sets a digital converted value outputted from an A/D conversion circuit 3 as an input digital value to the D/A conversion circuit 9 and the amplified voltage is recycled through the switch circuit 6, the A/D conversion circuit 3 and the multiplying D/A converter 4, thereby carrying out A/D conversion.例文帳に追加

増幅動作が終了した後、制御回路７は、Ａ／Ｄ変換回路３から出力されるデジタル変換値をＤ／Ａ変換回路９への入力デジタル値とし、増幅電圧を切替回路６、Ａ／Ｄ変換回路３およびマルチプライングＤ／Ａ変換器４を通して巡回させることによりＡ／Ｄ変換を実行する。 - 特許庁

In this digital signal processing circuit which samples input analog signals using a sampling circuit 34 and outputs digital signals, using a signal made by multiplying an input reference signal at a PLL(phase-locked loop) circuit 32 as a sampling clock, a delay circuit 33 for phase adjustment between the signal made by multiplication of the input reference signal and the sampling clock is inserted in front of the PLL circuit 32.例文帳に追加

入力基準信号をＰＬＬ回路３２で逓倍した信号をサンプリングクロックとして用いて、入力アナログ信号をサンプリング回路３４でサンプリングしてディジタル信号を出力するディジタル信号処理回路において、入力基準信号を逓倍した信号とサンプリングクロックとの位相を調整するための遅延回路３３をＰＬＬ回路３２の前段に挿入してなるものである。 - 特許庁

The semiconductor device has a PLL circuit 11 for generating a PLL output clock by multiplying an oscillation clock, an internal circuit 13 which operates based on the PLL output clock and an oscillation stop detection circuit 12 for detecting the stop of the oscillation clock based on the oscillation clock and the PLL output clock and outputting the detected result to the internal circuit 13.例文帳に追加

本発明にかかる半導体装置は、発振クロックを逓倍したＰＬＬ出力クロックを生成するＰＬＬ回路１１と、ＰＬＬ出力クロックに基づいて動作する内部回路１３と、発振クロックとＰＬＬ出力クロックに基づいて発振クロックの停止を検出し、検出した結果を内部回路１３へ出力する発振停止検出回路１２と、を有するものである。 - 特許庁

The power supply circuit 3 includes a voltage generating circuit 12 for generating internal voltages VI1 and VI2 from power supply voltage VDD, a voltage boosting/step-down circuit 13 for generating voltages VO1 to VO3 different in voltage levels by voltage-multiplying internal voltages VI1 and VI2 and a voltage comparing circuit 11 for comparing voltage VO2 with power supply voltage VDD.例文帳に追加

本発明の電源回路３は、電源電圧ＶＤＤから内部電圧ＶＩ１、ＶＩ２を生成する電圧生成回路１２と、内部電圧ＶＩ１、ＶＩ２を電圧逓倍することにより電圧レベルが異なる電圧ＶＯ１〜ＶＯ３を生成する昇圧／降圧回路１３と、電圧ＶＯ２と電源電圧ＶＤＤとを比較する電圧比較回路１１とを具備する。 - 特許庁

This phase detection circuit is equipped with a multiplier 510 for multiplying an input signal by a reference signal 546 and outputting a first signal, an integration circuit 520 for integrating the first signal and outputting a second signal, a phase estimation circuit 530 for estimating phase information based on the second signal, and a reference signal generation circuit 540 for generating the reference signal based on the phase information.例文帳に追加

本発明の位相検出回路は、入力信号と参照信号５４６とを乗算して第１信号を出力する乗算器５１０と、第１信号を積分して第２信号を出力する積分回路５２０と、第２信号に基づいて位相情報を推定する位相推定回路５３０と、位相情報に基づいて参照信号５４６を生成する参照信号生成回路５４０とを備える。 - 特許庁

The product/sum-operation circuit 20 is provided with a frequency characteristic multiplier 21 multiplying the cosine wave signal Y2 and the frequency characteristic Hk, a coefficient delay circuit 23 delaying the multiplication output and a coefficient addition circuit 22 adding the output of the coefficient delay circuit 23 and multiplication output and outputting the coefficient αm.例文帳に追加

積和演算回路２０は、余弦波信号Ｙ２と周波数特性Ｈｋとを乗算する周波数特性乗算器２１と、その乗算出力を遅延する係数遅延回路２３と、係数遅延回路２３の出力と前記乗算出力を加算して係数αｍを出力する係数加算回路２２とを備える。 - 特許庁

A likelihood corrector comprises a pilot symbol extraction circuit for extracting pilot symbols contained in an OFDM signal and performing complex arithmetic to generate a complex arithmetic result; a variance circuit for determining variance of the complex arithmetic result; an inverse circuit for determining an inverse of the variance; and a multiplier circuit for multiplying the OFDM signal and an output of the inverse.例文帳に追加

ＯＦＤＭ信号に含まれるパイロットシンボルを抽出して複素演算を行い複素演算結果を生成するパイロットシンボル抽出回路と、複素演算結果の分散を求める分散回路と、分散の逆数を求める逆数回路と、ＯＦＤＭ信号と前記逆数の出力とを掛け合わせる乗算回路とを備える。 - 特許庁

The audio reproduction circuit 40 comprises a PLL (Phase Locked Loop) circuit 44 for generating an audio master clock MCK by multiplying and frequency dividing the VCK, a circuit 42 for counting the number of MCK in one frame, and a period regulation circuit 41 for generating an audio bit clock BCK from a predetermined number of MCK.例文帳に追加

このオーディオ再生回路４０は、ＶＣＫを逓倍し、分周してオーディオ・マスタ・クロックＭＣＫを生成するＰＬＬ回路４４と、１フレームにおけるＭＣＫ数をカウントするカウント回路４２と、所定数のＭＣＫからオーディオ・ビット・クロックＢＣＫを生成する周期調整回路４１とを有する。 - 特許庁

A parabola modulation circuit 12 performs amplitude modulation of a horizontal parabola signal HP by a vertical modulation signal VM by multiplying the horizontal parabola signal HP and the vertical modulation signal VM together, and a modulated horizontal parabola signal HP1 is output to one input terminal of an adder 14.例文帳に追加

パラボラ変調回路１２は、水平パラボラ信号ＨＰと垂直変調信号ＶＭとを乗算することにより水平パラボラ信号ＨＰを垂直変調信号ＶＭで振幅変調し、変調された水平パラボラ信号ＨＰ１を加算器７の一方の入力端子に出力する。 - 特許庁

A broadcast wave repeating installation delays each transmission signal allocated by a transmission channel by a delay circuit 11 in a channel re-arranging portion 7 and generates the wraparound component by multiplying each delayed transmission signal by the weight value.例文帳に追加

放送波中継装置はチャンネル再配置部７において送信チャンネルが割り当てられた送信信号を遅延回路１１によりそれぞれ遅延させ、遅延された送信信号それぞれに対して上記ウェイト値をかけて回り込み成分を生成する。 - 特許庁

The sub-microcomputer 40 comprises a DPLL circuit 51 multiplying the reference clock signal to a predetermined multiplied number to generate an operation clock signal (32 MHz), and a CPU 41 in the sub-microcomputer 40 operates synchronously with this operation clock signal.例文帳に追加

また、サブマイコン４０は、基準クロック信号を所定第２逓倍数に逓倍し、動作クロック信号（３２ＭＨｚ）として生成するＤＰＬＬ回路５１を備え、サブマイコン４０内のＣＰＵ４１はこの動作クロック信号に同期して動作する。 - 特許庁

An IC card 1 when receiving an application select command after outputting initial response data sets a magnification stored in multiplying circuit setting information together with current application information by referring to application registration information #n corresponding to a selected application.例文帳に追加

ＩＣカード１は、初期応答データ出力後、アプリケーション選択コマンドを受信すると、選択されたアプリケーションに対応するアプリケーション登録情報＃ｎを参照し、カレントアプリケーション情報と共に逓倍回路設定情報に記憶された倍率を設定する。 - 特許庁

The main microcomputer 10 comprises a DPLL circuit 23 multiplying the reference clock signal to a predetermined first multiplied number to generate an operation clock signal (64 MHz), and a CPU 11 in the main microcomputer 10 operates synchronously with the operation clock signal.例文帳に追加

メインマイコン１０は、基準クロック信号を所定第１逓倍数に逓倍し、動作クロック信号（６４ＭＨｚ）として生成するＤＰＬＬ回路２３を備え、メインマイコン１０内のＣＰＵ１１はこの動作クロック信号に同期して動作する。 - 特許庁

Then when a processing command is received in selected application environment, a multiplying circuit 27 multiplies a supplied external clock by the set magnification to generate an internal clock signal and a CPU 21 processes the received command on the basis of the newly supplied internal clock signal.例文帳に追加

その後、選択アプリケーション環境下での処理コマンドを受信すると、逓倍回路２７では供給される外部クロック信号を設定された倍率で逓倍して内部クロック信号を生成し、ＣＰＵ２１は新たに供給された内部クロック信号に基づいて、受信コマンドの処理を実行する。 - 特許庁

A phase compensation characteristics control circuit 16 changes its multiplying factor, by varying the tail current of a voltage control power source constituting the multiplier 15, or changes it by varying a resistance value by its gate potential, when a resistor is constituted by an MOS-FET.例文帳に追加

位相補償特性制御回路１６は、キャパシタンスマルチプライヤ１５を構成する電圧制御電流源のテール電流を変化させることにより倍率を変更し、あるいは、抵抗がＭＯＳ−ＦＥＴで構成される場合、そのゲート電位により抵抗値を変化させることによって倍率を変更する。 - 特許庁

Further, once referred display data can be utilized by each element of a filter and the number of data referring times is reduced by composing each of adders 43 to 51 of a multiplication circuit 60 multiplying common display data by each element data of the filter and adders 61 to 64.例文帳に追加

更に、各加算ユニット（４３〜５１）を、共通の表示データとフィルタの各要素データとを乗算する乗算回路（６０）と、加算器（６１〜６４）とで構成することにより、一度参照した表示データをフィルタの各要素で利用できるようにして、データの参照回数を低減する。 - 特許庁

By previously setting the gain of one sensor positively among the two sensors 1 and 2 and the gain of the other sensor negatively and multiplying the difference between detection outputs of the two sensors 1 and 2 by a prescribed coefficient, a control circuit 3 computes the torque exerted on the torsion bar.例文帳に追加

二つのセンサ１、２の内の一方のセンサのゲインを正に、他方のセンサのゲインを負にそれぞれ設定しておき、二つのセンサ１、２の検出出力の差に所定の係数を乗じることにより、トーションバーに加わっているトルクを制御回路３が算出する。 - 特許庁

To provide a variable gain type differential amplifier which can materialize high gain and reduced noise at input of a feeble signal even in high frequency regiond, and also can materialize distortion reduction at input of a large signal, and a multiplying circuit using it.例文帳に追加

高周波領域においても微小信号入力時の高利得化および低雑音化を実現するとともに大信号入力時の低歪み化を実現することができる可変利得型差動増幅器およびそれを用いた乗算回路を提供することである。 - 特許庁

The phase correction apparatus includes a ratio calculation circuit for calculating the ratio of the subcarrier phase shift to the phase shift average, and estimates the weight factor to calculate the average of the phase shifts on the basis of the value obtained by multiplying the weight factor by each phase shift to correct the phase.例文帳に追加

また、位相ずれ平均値に対するサブキャリア位相ずれの比率を算出する比率算出回路を備え、重み係数を推定し、位相ずれにその重み係数を乗積した値により位相ずれの平均値を算出し、位相補正する。 - 特許庁

To provide an integrated circuit in which guaranteed operational frequency band required for a DLL can be lowered and which generates two clock signals having a frequency, obtained by multiplying a reference clock signal by two, respectively and also having a phase difference, and a display device and electronic equipment.例文帳に追加

ＤＬＬに求められる保証動作周波数帯域を低め、基準クロック信号が二逓倍された周波数をそれぞれ有し、位相差のある２つのクロック信号を生成することができる集積回路、表示装置及び電子機器を提供する。 - 特許庁

An input conversion circuit 111 comprises effective value conversion circuits 112a and 112b for rectifying an AC voltage and an AC current and for converting them into the effective values and an analog multiplier 113 for multiplying the effective values to calculate the electric power, and calculates the AC apparent power.例文帳に追加

入力変換回路１１１は交流電圧および交流電流を整流して実効値に変換する実効値変換回路１１２ａ、１１２ｂと該実効値を乗算して電力を算出するアナログ乗算器１１３とからなり、交流の皮相電力を算出する。 - 特許庁

To provide a semiconductor device that can realize high-speed operation and low power consumption by building up a PLL circuit, that employs ring oscillators of a plurality of stages to generate a latch clock signal with a frequency of a plurality of multiple, without multiplying an input clock signal.例文帳に追加

入力クロック信号を逓倍せず、複数段のリングオシレータによって複数倍の周波数のラッチクロック信号を生成するＰＬＬ回路を構築して、高速動作および低消費電力化を実現することができる半導体装置を提供する。 - 特許庁

In the multi-frequency radio device which is possible to perform transmitting and receiving operations in two or more different frequencies, the switching and matching circuit is installed in the post-stage of a buffer amplifier which selectively supplies the predetermined multiplying frequency of a local oscillation frequency to a transmitting mixer and a receiving mixer.例文帳に追加

２つ以上の異なる周波数で送信および受信動作が可能なマルチ周波数無線機において、送信用ミキサおよび受信用ミキサに局部発振周波数の所定の逓倍周波数を選択的に供給する切替整合回路を緩衝増幅器の後段に設けた。 - 特許庁

In addition, when an equivalent circuit in which two sets of serial components of resistor and capacitor are arranged in parallel is approximated from a measurement result of the AC impedance, a larger value among values obtained by multiplying a calculation value of the serial components of the resistors and capacitors in the respective sets is ≤5.例文帳に追加

また、交流インピーダンスの測定結果から、抵抗とコンデンサの直列成分を並列に二組配置した等価回路に近似したときに、各組の抵抗とコンデンサの直列成分の計算値を乗じた値のうち大きな方の値が５以下である。 - 特許庁

In the control method of an induction current-collector during voltage saturation for achieving a high power factor with a voltage obtained by multiplying the instantaneous value of current by the circuit impedance, target value of output power is reduced by the difference between an upper limit and the measurement when the volrage exceeds the upper limit.例文帳に追加

電流瞬時値に回路インピーダンスを乗じた電圧にて高力率を達成する誘導集電装置の電圧飽和時の制御方法において、前記電圧が上限値を超える場合、前記上限値と実測値の差分により出力電力目標値を低減させる。 - 特許庁

A small multiplying circuit 4 performs fixed point multiplication by inputting the lower m-n bits of the first m bit fixed point data and the upper m-n bits of the second m bit fixed point data, and outputs the lower m-n bits of the result as a multiplication result Q.例文帳に追加

小乗算回路４は、固定小数点乗算時に、第１のｍビット固定小数点データの下位ｍ−ｎビットおよび第２のｍビット固定小数点データの上位ｍ−ｎビットを入力として乗算を行い、その結果の下位ｍ−ｎビットを乗算結果Ｑとして出力する。 - 特許庁

In the case that the external light luminance detected by the photometric part 103 is larger than the prescribed luminance, the control part 1 calculates the distance on the basis of an AF signal obtained by multiplying an AF signal resulting from integrating 20 electric signals by the output circuit 15, by a prescribed coefficient 15.例文帳に追加

また、測光部１０３により検出された外光輝度が所定輝度より大きい場合、出力回路１５により２０個の電気信号が積分されて得られたＡＦ信号に所定係数１５を乗算して得たＡＦ信号に基づいて距離を制御部１は算出する。 - 特許庁

The tap coefficient setting unit 202 generates a tap coefficient w_n+1[i] after update by adding the value obtained by multiplying the update coefficient ΔW_n[i] by a step size 2μ to the tap coefficient w_n[i] by a multiplier 310, an adder 311, and a delay circuit 312.例文帳に追加

タップ係数設定部２０２は、乗算器３１０、加算器３１１、遅延回路３１２により、更新係数Δｗ_ｎ［ｉ］にステップサイズ２μを乗算したものをタップ係数ｗ_ｎ［ｉ］に加算して更新後のタップ係数ｗ_ｎ＋１［ｉ］を生成する。 - 特許庁

A mass computation means 37 gets the total sum of the volume of each solder based on the scanning position and the quantity of displacement, and then gets the mass of the total solder transferred onto the printed circuit board by multiplying it by the specified gravity of the solder stored in a storage means 38.例文帳に追加

質量算出手段３７は、走査位置と変位量に基づき各半田の体積の総和を求めた後、記憶手段３８に記憶された半田の比重を乗算してプリント基板上に転写された全半田の質量を求める。 - 特許庁

Further, the phase correction apparatus includes a phase difference calculation circuit for calculating a phase difference between the phase shift average and the subcarrier phase shift, estimates the weight factor, and calculates the average of the phase shifts on the basis of the value obtained by multiplying the weight factor by each phase shift to correct the phase.例文帳に追加

また、位相ずれ平均値に対するサブキャリア位相ずれとの位相差を算出する位相差算出回路を備え、重み係数を推定し、位相ずれにその重み係数を乗積した値により位相ずれの平均値を算出し、位相補正する。 - 特許庁

One of reception signals frequency-converted in frequency conversion circuits 21-2n is successively selected in a changeover cycle t1 in a selection circuit 30, inputted to a matched filter 401 and demodulated there by repeatedly multiplying a code for timing detection to the reception signal by a cycle t2.例文帳に追加

周波数変換回路２１〜２ｎにて周波数変換した受信信号を、選択回路３０にて切換周期ｔ１で順次１つを選択し、マッチトフィルタ４０１に入力し、ここで受信信号にタイミング検出用のコードを周期ｔ２で繰り返し乗算して復調する。 - 特許庁

A rotation error arithmetic circuit 53 subtracts target value filter output data 57 to be an output of a target value filter 56 from FG period count data 52 and outputs a value obtained by multiplying the subtraction value by an error correction gain KCP as rotation speed error data 58.例文帳に追加

回転誤差演算回路５３は、ＦＧ周期カウントデータ５２から目標値フィルタ５６の出力である目標値フィルタ出力データ５７を減算し、その減算値に誤差補正ゲインＫＣＰを乗算した値を、回転数誤差データ５８として出力する。 - 特許庁

A differential operation detecting output signal is obtained, by multiplying a signal obtained by shifting the phase of a differential input signal by means of a variable phase shifter 11 using the differential input signal by means of a differential mixer circuit 12, and inputting the obtained differential output signal to a low-pass filter 13.例文帳に追加

差動入力信号を可変移相器１１で移相した信号と該差動入力信号とを差動型ミキサ回路１２で乗算し、得られた差動出力信号をローパスフィルタ１３に入力して差動検波出力信号を得る。 - 特許庁

This origin position detector is provided with an origin position detecting sensor 27 for detecting the mechanical origin of the rotor or the moving object, and for outputting an origin detection signal while conformed with an output of a Z-signal from the rotary encoder 24, and an AND circuit 27 for multiplying logically the origin detection signal with the Z-signal.例文帳に追加

回転体又は移動体の機械的原点を検出し、ロータリエンコーダ２４からのＺ信号の出力に合わせて原点検出信号を出力する原点検出センサ２７と、これら原点検出信号とＺ信号とを論理積する論理積回路２７とを備える。 - 特許庁

As a result, no resonant current flows through the primary coil L1 of the transformer Tr1, thus it is possible to reduce the exciting current of the transformer Tr1, and reduce the output ripples because the current multiplying circuit is mounted on the secondary of the transformer Tr1.例文帳に追加

そして、このような構成によれば、共振電流がトランスＴｒ１の一次側コイルＬ１を流れないので、トランスＴｒ１の励磁電流を小さくすることができ、また、トランスＴｒ１の二次側に倍電流回路を搭載しているので出力リップルを小さくすることができる。 - 特許庁

A gate timing detection circuit 7 counts clock signals resulting from multiplying a frequency of a synchronization clock from the detected clock edge as a start point to detect a 1st gate time that is an n-% (100>n>50) of a period of the received clock RCK and a 2nd gate time that is 50% thereof.例文帳に追加

ゲートタイミング検出回路７は、検出されたクロックエッジを起点として同期クロックの逓倍のクロックをカウントし、入力クロックＲＣＫの周期時間のｎ（１００＞ｎ＞５０）％の第１ゲート時間および５０％の第２ゲート時間を検出する。 - 特許庁

The holding circuit further comprises an adder 8 for adding a wavelength setting signal and a temperature compensating signal, and a multiplier 9 for multiplying the result of the adder 8 by the intensity (p) of the input light to subtract an intensity signal of the transmitted light of the element 3 from the signal output from the multiplier 9, to generate an error signal which is to be given to the light source 12.例文帳に追加

そして、波長設定信号と温度補償信号とを加算器８で加算し、その結果に入力光の強度ｐを乗算器９で乗算した信号から、光弁別素子３の透過光の強度信号を減算して、波長可変光源１２に与える誤差信号を生成するようにした。 - 特許庁