「parallel testing」に関連した英語例文の一覧と使い方(2ページ目) - Weblio英語例文検索

The process is made so that the information of a defective memory cell under previous testing condition is transcribed or transferred to the buffer memory from the fail memory while being in parallel with a write-in to a memory to be tested of a back pattern under the next test condition.例文帳に追加

先の試験条件における不良メモリセル情報を次の試験条件における背面パターンの被試験メモリへの書き込みと並行してフェイルメモリからバッファメモリに転写あるいは転送する。 - 特許庁

To provide a test circuit structure capable of executing the test of an I/O part and the test of an internal test in parallel in order to shorten the testing time in a semiconductor integrated circuit equipped with scan test function, and a test method therefor.例文帳に追加

スキャンテスト機能を備えた半導体集積回路において、テスト時間短縮のため、Ｉ/Ｏ部のテストと内部回路のテストの並列実行が可能なテスト回路構成やそのテスト方法を提供する。 - 特許庁

In the testing device, when the designated operation mode is a parallel test mode for performing the same test simultaneously in parallel by the plurality of test modules, the central processing unit controls the test operation of the plurality of test modules by executing one test process determined beforehand.例文帳に追加

この試験装置において、中央処理装置は、指定された動作モードが、複数の試験モジュールにより同一の試験を同時に並行して行わせる並行試験モードである場合には、予め定められた一の試験用プロセスを実行することより複数の試験モジュールにおける試験動作を制御する。 - 特許庁

This parallel bit test method of the semiconductor memory device comprises a step of writing data in each of many memory cells in the semiconductor memory device, a step of reading the data from each of many memory cells, a step of testing the data from each of many memory cells for a first test mode, and a step of testing the data from each of many memory cells for a second test mode.例文帳に追加

半導体メモリ装置の並列ビットテスト方法は、半導体メモリ装置の多数のメモリセルのそれぞれにデータを書き込む段階と、多数のメモリセルのそれぞれからデータを読み出す段階と、第１のテストモードに多数のメモリセルのそれぞれからのデータをテストする段階と、第２のテストモードに多数のメモリセルのそれぞれからのデータをテストする段階と、を含む。 - 特許庁

In this damage testing device, a tire support shaft 2 is mounted in the orthogonal direction on a support frame 1 erected vertically, and the test tire W is mounted detachably in parallel with the support frame 1 on the tire support shaft 2.例文帳に追加

損傷試験装置は、鉛直向きに立設された支持フレーム１に、タイヤ支持軸２が直交向きに取付けられ、このタイヤ支持軸２には前記支持フレーム１と平行に試験タイヤＷが着脱可能に取付けられている。 - 特許庁

The jig for testing in-plane shearing has a first holding member 12 for holding a test piece T comprising a sheet material along a predetermined straight line direction and a second holding member 22 for holding the test piece T along the direction parallel to the predetermined straight line direction.例文帳に追加

シート材料からなる試験片Ｔを所定の直線方向に沿って保持する第１の保持部材１２と、前記所定の直線方向と平行する方向に沿って試験片Ｔを保持する第２の保持部材２２とを有する。 - 特許庁

In this reliability testing method, external force is applied in a direction parallel to the surface of the printed wiring board 10 to the end part 13 of the printed wiring board 10 where the part 11 is packaged, thereby distorting the printed wiring board 10 in the direction of thickness.例文帳に追加

この信頼性試験方法においては、部品１１を実装したプリント配線板１０の端部１３に、プリント配線板１０の表面と平行な方向から外力を加え、プリント配線板１０をその厚さ方向に歪ませる。 - 特許庁

To reduce the labor and time at the time of calibrating reference devices in respective sites without reducing precision in an IC test device capable of testing plural IC chips in parallel having the plural sites each including measurement units and measurement unit diagnostic reference devices.例文帳に追加

測定ユニットと測定ユニット診断用の基準器とをそれぞれ有するサイトを複数備え、複数のＩＣチップを並列して試験可能なＩＣ試験装置において、精度を下げずに、各サイトの基準器を校正する際の手間と時間とを削減する。 - 特許庁

To output the determined result of a test to the outside without increasing the number of pins to test a successive approximation type A/D converter mounted on an LSI, to execute the test of the A/D converter and the test of other circuits in parallel, and to shorten time for testing the LSI.例文帳に追加

LSI に搭載された逐次比較型A/D コンバータのテストを行なうためにピン数を増やすことなくテストの判定結果を外部へ出力し、A/D コンバータのテストを他の回路のテストと並行に実行でるようにし、LSI のテスト時間の短縮を実現する。 - 特許庁

To provide a semiconductor integrated circuit testing system which effectively tests a semiconductor integrated circuit by applying different test patterns to objects under test arranged in parallel without inviting large increase in cost of the system and a method.例文帳に追加

大幅な装置のコスト上昇を招かずに、並列に設けられた被試験対象に対して異なる試験パターンを印加することができ、効率的に半導体集積回路の試験を行うことができる半導体集積回路試験装置及び方法を提供する。 - 特許庁

(1) This scratchability testing machine for floor material comprises a truck consisting of a base and wheels and a bar-like or cylindrical member mounted in a position corresponding to the front and rear end parts of the truck or the vicinity of the end parts on the lower side of the base of the truck in parallel to the ground.例文帳に追加

（１）台と車輪からなる台車、及び、該台車の台の下側であって且つ台車の前方及び後方の端部又は端部近傍に相当する位置に、地面に平行に取り付けられた棒状又は筒状部材を有することを特徴とする床材用傷付き性試験機。 - 特許庁

To provide a system and method for testing simultaneously a column of a semiconductor memory and a redundant column by adding temporarily an additional parallel signal bit giving wider band width during test mode operation to an input/output data bus connected to a semiconductor memory.例文帳に追加

試験モード動作中により広い帯域幅を与える追加の並列信号ビットを半導体メモリに連結された入出力データ・バスに一時的に追加することによって、半導体メモリの列と冗長列とを同時に試験するシステムおよび方法を提供すること。 - 特許庁

The latch circuit 1 constituted of two inverters connected in inversely parallel so as to operate as a storage element holding data of one bit is a latch circuit for testing a power source which reverses surely a stored and held logic value when power source voltage is dropped from the rated voltage to the prescribed voltage.例文帳に追加

１ビットのデータを保持する記憶素子として働くように逆並列に接続された二つのインバータで構成されるラッチ回路１は、電源電圧が定格電圧から所定の電圧に低下したときに記憶保持する論理値を確実に反転させる電源検査用ラッチ回路である。 - 特許庁

This optical density-testing device is provided by compositing a first light beam B1 of 0.7 μm not transmitting a shredded tobacco LS and a second light beam B2 of 1.3 μm transmitting through the shredded tobacco LS from a first and second light sources 12, 14, and irradiating a tobacco rod TR with the composited light as a parallel light beam CB.例文帳に追加

光学的密度検査装置において、第１及び第２光源１２、１４からの、刻ＬＳを透過しない０．７μｍの第１光ビームＢ１と、刻ＬＳを透過する１．３μｍの第２光ビームＢ２と、が合成され、平行光ビームＣＢとしてたばこロッドＴＲに照射される。 - 特許庁

In this performance testing device 10, a fixing frame 12 and a guide frame 13 are erected vertically and oppositely in parallel at a prescribed interval on a horizontal base plate 11, and a clamp means 14 of one of upper and lower face plates 5a, 5b of the sample piece 1 is installed on an internal surface upper part of the fixing frame 12.例文帳に追加

性能試験装置１０は、水平なベースプレート１１上に、所定の間隔を隔てて固定フレーム１２とガイドフレーム１３とが平行で、かつ相対向して鉛直に立設され、固定フレーム１２の内壁面上部には、供試体１の上下面板５ａ，５ｂの一方のクランプ手段１４が設けてある。 - 特許庁

At testing, external input instruction of a plurality of number of times is inputted to a decoder circuit, selected results of each of external input instruction of the plurality of number of times inputted to the decoder circuit are held in a holding circuit, first selection lines to be selected out of a plurality of first selection lines in accordance with holding contents are selected in parallel.例文帳に追加

テスト時において、複数回の外部入力指示をデコーダ回路に入力し、デコーダ回路に対して入力された複数回の外部入力指示それぞれにおける選択結果を保持回路で保持し、保持内容に応じて複数の第１の選択線のうち選択対象とされた第１の選択線を並列に選択する。 - 特許庁

The supporting means 7 has a pair of rocking bodies 10 which are rockably attached to a testing table 3 in the axial direction of the load shaft 5 at a same height in parallel and supports the load shaft 5 movable in the axial direction by connecting upper ends of the pair of rocking bodies 10 at two positions apart in the axial direction of the load shaft 5.例文帳に追加

支持手段７は、試験台３に荷重軸５の軸方向に揺動可能に取り付けられた同じ高さで平行の一対の揺動体１０を有すると共に、一対の揺動体１０の上端を荷重軸５の軸方向に離れた２箇所に連結することで荷重軸５を軸方向に移動可能に支持するものである。 - 特許庁

This vehicle collision testing device 10 has a first rail 20, a first towing tool 22 moved while being guided by the first rail 20 to tow a first vehicle 50, a second rail 30 arranged in parallel with the first rail 20 separated by a prescribed distance, and a second towing tool 32 moved while being guided by the second rail 30 to tow a second vehicle 60.例文帳に追加

本発明に係る車両衝突試験装置１０は、第１レール２０と、第１レール２０に案内されて移動して第１車両５０を牽引する第１牽引ツール２２と、第１レール２０と所定距離隔てて平行に配置されている第２レール３０と、第２レール３０に案内されて移動して第２車両６０を牽引する第２牽引ツール３２とを有する。 - 特許庁

The semiconductor testing device comprises N-phase assembling means for multiplexing and assembling input phase splitting signals input by N-phase interleaving, as predetermined, and outputting them as one-phase time sharing multiplex signals and a N-phase disassembling means for outputting disassembled phase splitting signals disassembled and restored into parallel N-phases after receiving the time sharing multiplex signals from the N-phase assembling means.例文帳に追加

Ｎ相インターリーブで入力される各入力分相信号を所定に多重化合成して、１相の時分割多重信号として出力するＮ相合成手段を具備し、Ｎ相合成手段からの時分割多重信号を受けて、Ｎ相のパラレルに分解復元した分解分相信号を出力するＮ相分解手段を具備する半導体試験装置。 - 特許庁

In this semiconductor testing device constituted so that input terminals of the plurality of DUTs are connected in parallel, and that a test signal is applied thereto simultaneously, the plurality of DUTs are mounted on a common DUT interface board, and a wiring pattern distributed in the branched state to the plurality of DUTs is branched at one branch point, and formed so that each length from the branch point to each DUT point is set to be equal.例文帳に追加

複数のＤＵＴの入力端子を並列接続して試験信号を同時に印加するように構成された半導体試験装置において、 前記複数のＤＵＴは共通のＤＵＴインタフェースボードに実装され、前記複数のＤＵＴに分岐配線する配線パターンは１箇所の分岐点で分岐され、この分岐点から各ＤＵＴ点までが等しい長さになるように形成されていることを特徴とするもの。 - 特許庁

The semiconductor testing apparatus which performs parallel tests while applying test pattern waveforms to a plurality of devices under measurement 12, is equipped with a pattern generator 101 for generating first test pattern data common to each device 12, a storage portion 103 for generating second test pattern data individual to each device 12, and a first selection circuit 105 for choosing either the first test pattern data or the second test pattern data.例文帳に追加

複数の被測定デバイス１２に対し、試験パターン波形を印加して並列試験を行う半導体試験装置において、各被測定デバイス１２に共通の第１試験パターンデータを発生するパターン発生器１０１と、各被測定デバイス１２に個別の第２試験パターンデータを発生する記憶部１０３と、第１試験パターンデータと第２試験パターンデータのいずれかを選択する第１の選択回路１０５とを備えたことを特徴とする。 - 特許庁