「processor core」に関連した英語例文の一覧と使い方(4ページ目) - Weblio英語例文検索

The DMA controller performs a roll of signal group transfer both between a memory unit and the core processing unit and inside the digital signal processor.例文帳に追加

ＤＭＡコントローラは、メモリ・ユニットおよびコア処理ユニット間、およびディジタル信号プロセッサ内部の信号群転送も担当する。 - 特許庁

A JPEG core 202 in the compression processor 108 performs the JPEG compression on the input image data for each compression unit.例文帳に追加

圧縮処理部１０８内のＪＰＥＧコア２０２は、入力された圧縮単位毎の画像データをＪＰＥＧ圧縮する。 - 特許庁

A hardware architecture HA is configured so that a tag mode and a cache mode can be selectively achieved by a processor core 1.例文帳に追加

ハードウエア・アーキテクチュアＨＡは、プロセッサ・コア１がタグ・モード及びキャッシュ・モードを選択的に実現できるように構成されている。 - 特許庁

To prevent the problem of the prior techniques to adjust a processor's operating voltage in which: a user is allowed to modify a core clock frequency of a multiprocessor for each processor, which can result in operating voltage and core frequency combinations, common to all processors, that can harm or otherwise cause unreliable operation of the processor.例文帳に追加

マルチプロセッサのコアクロック周波数をプロセッサ毎に変更できるので、全てのプロセッサに共通な動作電圧とコア周波数との組み合わせによってはプロセッサの損傷あるいはプロセッサの動作の信頼性低下を引き起こしうることを防止する。 - 特許庁

When the communication unit 11 of the processor device 1-2 receives a status request command from a processor device 1-1 and the break notice signal from the control unit 12 of the processor device 1-2, the communication unit 11 transmits a break and status request command for breaking execution of a program by the core processor 13 to a processor device 1-3 instead of the received status request command.例文帳に追加

プロセッサ装置１−２の通信部１１は、プロセッサ装置１−２からステータス要求コマンドを受信し、かつ制御部１２からブレーク通知信号を受信したときは、受信したステータス要求コマンドに代えて、コアプロセッサ１３によるプログラムの実行をブレークさせるためのブレーク及びステータス要求コマンドをプロセッサ装置１−３に送信する。 - 特許庁

A processor system 1 includes a CPU core 10, function units 11A and 11B connected to the CPU core 10, and a system register bank 12 wherein control information and operation states of the CPU core and function units 11A and 11B are stored.例文帳に追加

プロセッサシステム１は、ＣＰＵコア１０、ＣＰＵコア１０に接続される機能ユニット１１Ａ及びＢ、並びに、ＣＰＵコア１０及び機能ユニット１１Ａ及びＢの制御情報及び動作状態を格納するシステムレジスタバンク１２を備える。 - 特許庁

The computer implemented method further calculates cooling setting for at least one cooling system for the at least one processor core.例文帳に追加

コンピュータ実施される方法は、少なくとも１つのプロセッサ・コア用の少なくとも１つの冷却システムの冷却セッティングをさらに計算する。 - 特許庁

Thus, it is possible to output images in parallel by performing image processing in parallel only by the number of cores owned by the multi-core processor 21.例文帳に追加

これにより、マルチコアプロセッサ２１が有するコアの数だけ並列的に画像処理を行って並列的な画像出力が可能となる。 - 特許庁

When access is requested from a client on a network to this image processor, the designated image is retrieved in the core part 5.例文帳に追加

ネットワーク上のクライアントから画像処理装置に対してアクセスの要求が行われると、コア部５では指定された画像の検索を行う。 - 特許庁

To provide a system, a method and a computer-readable storage medium for transposing array data on a SIMD multi-core processor architecture.例文帳に追加

配列データをＳＩＭＤマルチコア・プロセッサ・アーキテクチャ上で転置するためのシステム、方法及びコンピュータ可読ストレージ媒体を提供する。 - 特許庁

In the present invention, data stored in a secure domain of a memory is accessible only when the processor core is executed in the secure domain.例文帳に追加

本願発明においてメモリのセキュアドメイン内に格納されたデータは、プロセッサコアがセキュアドメインの中で実行時にのみアクセス可能である。 - 特許庁

The interconnect fabric in the many-core processor is reconfigured to ensure a high level of connectivity among the selected cores.例文帳に追加

選択された諸コアの間での高いレベルの接続性を保証するよう、多コア・プロセッサ中の相互接続ファブリックが再構成される。 - 特許庁

A plurality of image memories 51 to 54 and a plurality of cores 31 to 34 in a multi-core processor 21 are made to correspond through a bus 25 one to one.例文帳に追加

複数の画像メモリ５１〜５４と、マルチコアプロセッサ２１内の複数のコア３１〜３４とを、バス２５を介して１対１に対応させる。 - 特許庁

In a data processing system which uses plural instruction sets, program instruction words are supplied to a processor core 2 via an instruction pipeline 6.例文帳に追加

複数命令セットを用いるデータ処理システムにおいて、プログラム命令語は、命令パイプライン（６）を経てプロセッサコア（２）へ供給される。 - 特許庁

To realize a processor capable of simultaneously executing a plurality of threads on one core without increasing the capacity of an address conversion buffer.例文帳に追加

一つのコア上で同時に複数のスレッドを実行できるプロセッサをアドレス変換バッファの容量を増大させることなく実現すること。 - 特許庁

To provide a navigation system capable of shortening the processing time of a program when operating the program on a multi-core processor.例文帳に追加

マルチコアプロセッサ上でプログラムを動作させる場合に、プログラムの処理時間の短縮を図ることができるナビゲーション装置を提供する。 - 特許庁

Meanwhile, a core wire of the SRNM signal transmission cable connects with a signal output terminal in an SRNM processor and a core wire and a shield of a preamplifier power source supply cable connects with a direct current power source.例文帳に追加

一方、ＳＲＮＭ処理装置内においてＳＲＮＭ信号伝送ケーブルの芯線は信号出力端に接続し、プリアンプ電源供給ケーブルの芯線およびシールドは直流電源に接続する。 - 特許庁

Data is stored in accessible and individual memory arrays 12, 13, 22, and 23 by the processor cores 11 and 12 through data buses D1 and D2 local and dedicated to processor core subsystems 101 and 102.例文帳に追加

データは、プロセッサ・コア・サブシステム（１０１、１０２）に対してローカルな、かつ専用のデータ・バス（Ｄ１、Ｄ２）を介してプロセッサ・コア（１１、２１）によりアクセス可能な、個別的メモリ・アレー（１２、１３、２２、２３）に記憶される。 - 特許庁

The mutual connection of data switches is implemented with connection to each processor core by using each data cache, as well as the message network is connected to each of the processor cores by using each of message stages.例文帳に追加

データスイッチ相互接続がプロセッサコアのそれぞれにそれぞれのデータキャッシュによって接合されており、メッセージングネットワークがプロセッサコアのそれぞれにそれぞれのメッセージステーションによって接合されている。 - 特許庁

A searching processing section 225 informs an address learning management section 226 about transmission of an in-core-network hallow frame by each time of in-core-network hallow frame transmission, and the network processor (NPU) 227 outputs the in-core-network hallow frame generated by the address learning management section 226 to a core side ports 204 to 206 in a broadcasting way.例文帳に追加

探索処理部２２５はコア網内ハローフレーム送信時間毎にコア網内ハローフレームの送信をアドレス学習管理部２２６に通知してコア網内ハローフレームを生成させ、ＮＰＵ２２７はアドレス学習管理部２２６が作成したコア網内ハローフレームをブロードキャストでコア側ポート２０４〜２０６に出力する。 - 特許庁

The in-core process quantity measuring device is constituted of a plurality of detector protection tubes 3 inserted in the core 2 of a reactor pressure vessel 1, a plurality of temperature sensors 4 arranged in the detector protection tubes 3, a data processor 5 processing the measured signal to the temperature sensor 4 and an operation device 6 for calculating the core flowrate by using the values obtained with the data processor 5.例文帳に追加

原子炉圧力容器１内の炉心２に挿入された複数本の検出器保護管３と、この検出器保護管３内に配置された複数の温度センサ４と、この温度センサ４の測定信号を処理するデータ処理装置５と、このデータ処理装置５で得られた値を用いて炉心流量を算出する演算装置６とからなっている。 - 特許庁

To facilitate programming by fixing a combination of a processor core and a data memory from the beginning to the end of a pipeline and to suppress an increase in circuit scale by independently controlling processor core and data memory state transition.例文帳に追加

本発明は、パイプラインの最初から最後までプロセッサコアとデータメモリの組み合わせを固定してプログラミングの容易化を図り、プロセッサコアとデータメモリ状態遷移を独立に制御して回路規模の増大の抑制化を図るパイプラインプロセッサ及びマルチプロセッサコアのパイプライン制御方法を提供することを課題とする。 - 特許庁

When a battery 5 is mounted, only a power source 41 for core of the processor LSI1 and a power source 46 for boot I/O are set to ON, and an environment in which the processor LSI1, a memory 2, and an interface 101 between the processor LSI1 and PMLSI4 can operate is provided.例文帳に追加

電池５の装着時にプロセッサＬＳＩ１のコア用バワーソース４１とブートＩ／Ｏ用パワーソース４６のみの電源をＯＮとし、プロセッサＬＳＩ１と、メモリ２と、プロセッサＬＳＩ１とＰＭＬＳＩ４との間のインタフェース１０１とが動作可能な環境を提供する。 - 特許庁

First, the compiler detects dominant paths being candidates for execution paths to be continuously executed by a single processor core in the target program.例文帳に追加

コンパイラは、まず、対象プログラムの中から単一のプロセッサ・コアで連続して実行すべき実行パスの候補である支配的パスを検出する。 - 特許庁

To provide a thread execution control method and system for executing a critical section in a complex core, in a heterogeneous multicore processor.例文帳に追加

ヘテロジニアス・マルチコアプロセッサにおいて、クリティカルセクションをコンプレックスコアにて実行させるためのスレッド実行制御方法およびシステムを提供すること。 - 特許庁

To provide a device and a method for executing signal group exchange between components in a digital signal processor under control of a core processing unit.例文帳に追加

コア処理ユニットの制御の下でディジタル信号プロセッサの構成素子間において信号群交換を行なう装置および方法を提供する。 - 特許庁

A buffer status monitoring processor core 41-1 determines whether or not congestion avoidance processing is required based on the number of residual packets of a buffer 21.例文帳に追加

バッファ状態監視プロセッサコア４１−１はバッファ２１のパケット滞留数に基づいて輻輳回避処理が必要か否かを判定する。 - 特許庁

A processor core 3 is provided with an instruction fetch part 31 and an instruction decoding part 32 to execute pipeline processing of an instruction fetched from an instruction cache 1.例文帳に追加

プロセッサコア３は、命令フェッチ部３１および命令デコード部３２を備え、命令キャッシュ１からフェッチした命令のパイプライン処理を行う。 - 特許庁

The tamper-resistant microprocessor 100 is provided with: a processor core 10; a cache memory control section 20; a code data encryption decryption processing section 30; and a key value register 40 or the like.例文帳に追加

耐タンパマイクロプロセッサ１００は、プロセッサコア１０、キャッシュメモリ制御部２０、コードデータ暗号復号処理部３０、鍵値レジスタ４０等を備える。 - 特許庁

To achieve low power consumption and to take a countermeasure against heat effectively by controlling power consumption of a multi-core processor which performs communication processing of a base station.例文帳に追加

基地局の通信処理を行なうマルチコアプロセッサの消費電力を制御し、低消費電力化、および熱対策を効果的に行なう。 - 特許庁

Each processor core 102 consists of a two-dimensional reversible wavelet transforming section, a context model part and an FSM coder and has its working memory 121.例文帳に追加

各プロセッサコア１０２は２次元可逆ウェーブレット変換部、コンテキストモデル部及びＦＳＭコーダからなり、また、その作業メモリ１２１を有する。 - 特許庁

A simulator core 120, included in a processor unit of the system, calculates an expected traveling range based on the information from the input means.例文帳に追加

システムのプロセッサ装置に具備されるシミュレータコア１２０は、入力手段からの情報に基づいて予想走行車両レンジを算出する。 - 特許庁

An ASRC 11 receives data to be processed by a processor core 300X (300Y) and performs sampling frequency conversion on the data and outputs resultant data.例文帳に追加

ＡＳＲＣ１１は、プロセッサコア３００Ｘ（３００Ｙ）の処理対象となるデータを受け取り、サンプリング周波数変換を施して出力する。 - 特許庁

The step of adjusting the at least one cooling system is performed before the set of instructions is executed on the at least one processor core.例文帳に追加

少なくとも１つの冷却システムを調整するステップは、命令のセットが少なくとも１つのプロセッサ・コアで実行される前に実行される。 - 特許庁

The common switch interface (CSIX) lies between the core interconnect fabric and the upper layer switch processor for data and telecommunications switching systems. 例文帳に追加

共通スイッチ・インタフェース（CSIX）は、中核相互接続ファブリックとデータおよび電気通信交換システム向けの上位層のスイッチ・ブロセッサとの間に置かれる。 - コンピューター用語辞典

To obtain high-speed and stable automatic optical network control, capable of processing a huge amount of path calculation request by using a PC, accelerated by a core processor unit having a plurality of core processors, as PCE.例文帳に追加

複数のコアプロセッサを有するコアプロセッサユニットでアクセレートされたＰＣをＰＣＥとして用いることにより、膨大なパス計算リクエストに対しても処理が可能で、高速で安定した自動光ネットワーク制御を実現する。 - 特許庁

Accordingly, the security protection mode (third level of privilege) constructed by an unaggressive method is provided on a processor system 10 including a processor core, a command and data cache, a write buffer and a memory management unit.例文帳に追加

この様に、プロセッサ・コア、命令およびデータ・キャッシュ、書き込みバッファおよびメモリ管理ユニットを含むプロセッサ・システム（１０）上に、非侵略的な方法で構築された機密保護モード（特権の第３レベル）が具備される。 - 特許庁

To provide a secure computing system that can execute a secure computing process even in the absence of a special security circuit for controlling processor-specific operations when executing a computing process using a multi-core processor.例文帳に追加

マルチコアプロセッサを用いて計算処理を実行する際、プロセッサごとの動作を制御する特別なセキュリティ回路を備えていない場合であっても、セキュアに計算処理を実行できるセキュア計算システムを提供する。 - 特許庁

The system is constituted so that data transfer processing to a local memory and processing inside of a processor core can be executed in parallel by installing a local memory control part outside the core part so as to control the data transfer to the local memory connected to the core part via a local data bus.例文帳に追加

本発明では、プロセッサコア部にローカルデータバスを介して接続されたローカルメモリへのデータ転送を制御するためのローカルメモリ制御部をプロセッサコア部の外部に設けて、ローカルメモリへのデータ転送処理とプロセッサコア部内での処理とを並列して行えるように構成した。 - 特許庁

To provide a computer etc. capable of improving operation performance by a multi-core processor and achieving power saving effect, without altering an object program.例文帳に追加

対象プログラムを修正しなくとも、マルチコアプロセッサによる動作性能向上や省電力化の効果を得ることを可能とするコンピュータ等を提供する。 - 特許庁

To suppress increase of circuits for performing a memory test and to suppress increase of the number of test steps in a system LSI having a processor core and a plurality of memory banks.例文帳に追加

プロセッサコアと複数のメモリバンクを持つシステムＬＳＩにおいて、メモリテストを実施するための回路増加を抑え、かつテストステップ数の増加を抑える。 - 特許庁

At the time of executing a clock stop instruction, a clock stop controlling part 12 sets 1 in an F/F 13, and stops the supply of a clock CLK to a processor core 11.例文帳に追加

クロック停止命令の実行時、クロック停止制御部１２はＦ／Ｆ１３に１を設定しクロックＣＬＫのプロセッサコア１１への供給を停止する。 - 特許庁

To provide a method, apparatus and program for changing an operating frequency for a system core logic used to interface to memory in a multi-processor data processing system.例文帳に追加

マルチプロセッサ・データ処理システム内のメモリへのインターフェイスに使用するシステム・コア・ロジックの動作周波数を変更する方法、装置、およびプログラムを提供すること。 - 特許庁

At least one of message handling modules (132-1 to 132-3) is programmable to enable exclusive control by a specified source processor core.例文帳に追加

少なくとも１個のメッセージ処理モジュール（１３２-１から１３２-３）は指定された発信元プロセッサ・コアによる排他的制御が可能になるようにプログラムされる。 - 特許庁

When the slave processors are placed into the non-transactional mode, the operating frequency in the system core logic is changed to other operating frequency by a master processor.例文帳に追加

スレーブ・プロセッサが非トランザクション・モードに切り替えられると、マスタ・プロセッサによってシステム・コア・ロジックにおける動作周波数が別の動作周波数に変更される。 - 特許庁