「processor core」に関連した英語例文の一覧と使い方(2ページ目) - Weblio英語例文検索

To provide an information processing system allowing memories to be shared among a plurality of microcomputers having a multi-core processor and managing access to the shared memories for each processor core.例文帳に追加

マルチコアプロセッサを備えた複数のマイコン間でメモリを共有させながらプロセッサコア毎にその共有メモリへのアクセスを管理する情報処理システムを提供すること。 - 特許庁

To provide a multi-core processor system dynamically adding/deleting an area to be used by a multi-core processor as a main memory, while maintaining the consistency of a cache.例文帳に追加

キャッシュの一貫性を保ちつつマルチコアプロセッサがメインメモリとして使用できる領域を動的に追加／削除することができるマルチコアプロセッサシステムを提供する。 - 特許庁

In such a case, the state of the core 4 is held by prolonging a processor clock signal or making the processor clock signal continue and also making the core 4 standby.例文帳に追加

その際に、プロセッサ・コア（４）のステートは、プロセッサ・クロック信号を延長させるか、又はプロセッサ・クロック信号を継続させ、かつプロセッサ・コア（４）を待機させることにより、保持される。 - 特許庁

The integrated circuit element includes a processor core executing an instruction, an interconnect interface coupled to the processor core and supporting a communication between the processor core and a system interconnect external to the integrated circuit and, at least, a part of an external communication adapter coupled to the processor core and supporting input/output communication via an input/output communication link.例文帳に追加

集積回路要素は、命令を実行するプロセッサ・コアと、プロセッサ・コアに結合され、プロセッサ・コアと集積回路の外部のシステム相互接続の間での通信をサポートする相互接続インターフェースと、プロセッサ・コアに結合され、入出力通信リンクを介して入出力通信をサポートする外部通信アダプタの少なくとも一部分を含む。 - 特許庁

To provide a processor core for efficiently connecting an arithmetic unit with the outside part.例文帳に追加

外部に演算ユニットを効率よく接続することができるプロセッサコアを提供する。 - 特許庁

MULTICORE PROCESSOR AND METHOD OF USE, CONFIGURING CORE FUNCTION BASED ON EXECUTING INSTRUCTION例文帳に追加

実行中の命令に基づいてコア機能を構成するマルチコア・プロセッサおよび使用の方法 - 特許庁

A message network is connected to the processor core and also each of a plurality of communication ports.例文帳に追加

メッセージネットワークはプロセッサコアおよび複数の通信ポートのそれぞれに接合されている。 - 特許庁

DISK ARRAY DEVICE AND METHOD FOR COLLECTING FAILURE INFORMATION DATA OF TRANSPORT CONTROL PROCESSOR CORE例文帳に追加

ディスクアレイ装置およびトランスポート制御用プロセッサコアの障害情報データ採取方法 - 特許庁

To provide a processor core capable of efficiently connecting an arithmetic unit to the outside.例文帳に追加

外部に演算ユニットを効率よく接続することができるプロセッサコアを提供する。 - 特許庁

Built-in accelerators BA0 and BA1 execute particular processing in place of the processor core.例文帳に追加

内蔵アクセラレータＢＡ０、ＢＡ１は、プロセッサコアに代わって特定の処理を実行する。 - 特許庁

By this, in each processor core, calculation processes are finished at respectively different timings, and timings enabling communication with other processor cores are different also.例文帳に追加

そのため、各プロセッサコアは、それぞれ異なるタイミングで計算処理が完了し、他のプロセッサコアと通信し得るタイミングも異なる。 - 特許庁

The gain setting apparatus 100 then causes a core deviation correction processor 112 to set the servo data gain as a provisional user data gain, so as to perform core deviation correction for correcting positional misalignment between a read core and a write core.例文帳に追加

そして、コアズレ補正処理部１１２により、設定したサーボデータ用増幅率をユーザデータ用増幅率の暫定値として設定し、リードコアとライトコアの位置ズレを補正するコアズレ補正を行う。 - 特許庁

In addition to implementing the specialized handling, a memory controller that is associated with the reservation/decoration controller routes a corresponding access request back to the data processor core to access local memory of the data processor core.例文帳に追加

特定動作に加えて、データプロセッサコアのローカルメモリをアクセスするために予約／修飾コントローラに関連するメモリコントローラが相当するアクセス要求をデータプロセッサコアにルーティングする。 - 特許庁

Once a dynamic profile has been created for each core, the cores in the many-core processor are grouped into different bins according to their characteristics.例文帳に追加

各コアについて動的プロファイルが生成されたら、多コア・プロセッサ中のコアはその特性に従って種々のビンにグルーピングされる。 - 特許庁

To provide a high-performance and small-sized image forming device of low power consumption utilizing a many core processor and a processor control method.例文帳に追加

本発明は、メニーコアプロセッサを用いた高性能かつ小型で少消費電力の画像形成装置及びプロセッサ制御方法に関する。 - 特許庁

To provide a semiconductor integrated circuit, reducing the power consumption of a processor core without lowering the processing speed of a processor.例文帳に追加

プロセッサの処理速度を低下させることなくプロセッサコアの低消費電力化を図ることが出来る半導体集積回路を提供する。 - 特許庁

The scheduling logic issues a first issue group of instructions to a first processor core 114 for execution and a second issue group of instructions to the second processor core 114 for execution when the processor is in a first mode of operation.例文帳に追加

スケジューリング論理は、プロセッサが第１の動作モードにある場合、第１の命令発行グループを第１のプロセッサ・コア１１４に発行して実行させ、第２の命令発行グループを第２のプロセッサ・コア１１４に発行して実行させる。 - 特許庁

To solve the problem that when specific processing is assigned to a specific processor core by a CPU in which a plurality of processor cores concurrently execute a plurality of pieces of application software (AP) in parallel, a fault occurrence processor core is not able to perform the quick operation of the next AP.例文帳に追加

複数のプロセッサコアが、多数アプリケーションソフトウェア（以下ＡＰと称す）を同時並列実行するＣＰＵで、特定プロセッサコアに特定処理を割り当てる場合、障害発生プロセッサコアで、次のＡＰの迅速動作が出来ない。 - 特許庁

Further, on receiving the break and status request command from a previous processor device, each of communication units 11 of processor devices 1-1 to 1-N controls a control unit 12 of the own processor device to break execution of a program by a core processor 13 of the own processor device.例文帳に追加

さらに、プロセッサ装置１−１〜１−Ｎの各通信部１１は、前段のプロセッサ装置からブレーク及びステータス要求コマンドを受信したとき、自プロセッサ装置の制御部１２を、コアプロセッサ１３によるプログラムの実行をブレークするように制御する。 - 特許庁

To efficiently perform software tuning for a multi-core processor provided with a plurality of cores.例文帳に追加

複数のコアを備えたマルチコアプロセッサ向けのソフトウエアチューニングを効率的におこなわしめること。 - 特許庁

MULTI-CORE PROCESSOR SYSTEM, SCHEDULE MANAGEMENT PROGRAM AND COMPUTER-READABLE STORAGE MEDIUM STORING THE SAME例文帳に追加

マルチコアプロセッサシステム，スケジュール管理プログラム及び同プログラムを記録したコンピュータ読取可能な記録媒体 - 特許庁

Further performance of the program in the processor core (106) is prevented according to the identification of the security violation.例文帳に追加

セキュリティ侵害の識別に応じて、プロセッサ・コア（１０６）内のプログラムの更なる実行を防ぐ。 - 特許庁

In the data processing device, a plurality of memory units, a processor core and a memory controller are provided.例文帳に追加

本発明のデータ処理装置は複数個のメモリ・ユニットと、プロセッサ・コアと、メモリ・コントローラとを有する。 - 特許庁

A processor 100 has the CPU core 10 executing a user program, and a data transfer apparatus 50.例文帳に追加

プロセッサ１００は、ユーザプログラムを実行するＣＰＵコア１０と、データ転送装置５０とを備える。 - 特許庁

Two instruction sets use the complete N-bit data passage in a processor core 2 to control the processing.例文帳に追加

２つの命令セットはプロセッサコア２内に完全なNビット・データ通路を用いて処理を制御する。 - 特許庁

To get access to a memory region at a high speed by validly utilizing a memory region in a multi-core processor.例文帳に追加

マルチコアプロセッサ内のメモリ領域を有効に活用し、高速にメモリ領域にアクセスする。 - 特許庁

To reduce useless power consumption of a processor core while executing processing of a built-in accelerator.例文帳に追加

内蔵アクセラレータの処理実行中におけるプロセッサコアの無駄な消費電力を削減する。 - 特許庁

Further performance of a program in the processor core (106) is prevented according to identification of the security violation.例文帳に追加

セキュリティ侵害の識別に応じて、プロセッサ・コア（１０６）内のプログラムの更なる実行を防ぐ。 - 特許庁

To provide an information processor and a multi-core system capable of appropriately protecting an address space.例文帳に追加

アドレス空間を適切に保護することが可能な情報処理装置およびマルチコアシステムに関する。 - 特許庁

To output a plurality of image data by efficiently performing parallel processing by using a multi-core processor.例文帳に追加

マルチコアプロセッサを用いて複数の画像データを効率的に並列処理して出力可能にする。 - 特許庁

To prevent lowering of system performance by providing a method for executing semaphore on a multi-core processor.例文帳に追加

マルチコアプロセッサ上でセマフォを実施する方法を提供し、システムパフォーマンスの低下を防止すること。 - 特許庁

Two instruction sets use the complete N-bit data path in a processor core 2 to control the processing.例文帳に追加

２つの命令セットはプロセッサコア２内に完全なNビット・データ通路を用いて処理を制御する。 - 特許庁

To provide an information processor which can be mounted on a target device and includes a core processor, and is suitable for a variety of kinds of debugging processing for a program controlling target device without altering the processor core, and executing methods for various debugging processing of the information processor.例文帳に追加

ターゲット装置に搭載可能で、且つ、プロセッサ・コアを含み且つ当該プロセッサ・コアの改造無しに、ターゲット装置を制御するプログラムに対して、様々な種類のデバッグ処理を行うのに好適な情報処理装置、当該情報処理装置における、各種デバッグ処理の実行方法を提供する。 - 特許庁

To provide program developers with useful information for program optimization in a processor system which includes a cache memory for each processor core.例文帳に追加

プロセッサコア毎にキャッシュメモリが設けられたプロセッサシステムについて、プログラム開発者に対してプログラムの最適化に有用な情報を提供する。 - 特許庁

To provide a multi-core processor control method and device that select and operate an appropriate number of cores matching an overall operation state of a processor.例文帳に追加

プロセッサ全体の稼働状態に応じて、適切な数のコアを選択して稼働する「マルチコアプロセッサ制御方法及び装置」を提供する。 - 特許庁

An asynchronous processor (10) is provided with: an asynchronous processor core (11) which operates by receiving the supply of a power supply voltage Vdd; and a power supply voltage adjustment means (13) for adjusting the power supply voltage Vdd in accordance with a processing load of the asynchronous processor core (11).例文帳に追加

本発明の非同期プロセッサ（１０）は、電源電圧Ｖddの供給を受けて動作する非同期プロセッサ・コア（１１）と、非同期プロセッサ・コア（１１）の処理負荷に応じて電源電圧Ｖddを調整する電源電圧調整手段（１３）を備える。 - 特許庁

To provide a processor capable of reducing the memory capacity of instruction memories needed in each processor core and also profluently transferring program data by efficiently transferring the program data to the each processor core, and its program transfer method.例文帳に追加

各プロセッサコアに対しプログラムのデータを効率よく転送することにより、各プロセッサコアにおいて必要とするインストラクションメモリのメモリ容量を削減し、かつプログラムのデータを淀み無く転送することのできるプロセッサとそのプログラム転送方法を提供する。 - 特許庁

The apparatus initializes a low power mode e.g., detects one or more un-affinitized software threads, affinitizes one or more un-affinitized software threads to run on a set of processor cores of a multi-core processor, wherein the set of processor cores includes less than the total number of processor cores of the multi-core processor.例文帳に追加

装置は、たとえば低電力モードを初期化し、１以上の親和性が与えられていないソフトウェアスレッドを検出し、マルチコアプロセッサのプロセッサコアのセットで実行するために１以上の親和性が与えられていないソフトウェアスレッドに親和性を与えるために動作し、プロセッサコアのセットは、マルチコアプロセッサの全体のプロセッサコアの数の満たないプロセッサコアを有する。 - 特許庁

The two processor core models execute a target program of a system comprising two processor cores having endian formats different from each other and a buffer memory for temporarily storing transmission data between the two processor cores to simulate operations of the two processor cores respectively.例文帳に追加

２つのプロセッサコアモデルは、エンディアン形式が夫々異なる２つのプロセッサコアと、２つのプロセッサコア間の転送データを一時記憶するバッファメモリと、を備えるシステムのターゲットプログラムを実行して２つのプロセッサコアの動作を夫々模擬する。 - 特許庁

To provide a processor core which can execute an arbitrary program different in the multiplicity of branch processing.例文帳に追加

分岐処理の多重度が異なる任意のプログラムを実行することができるプロセッサコアを提供する。 - 特許庁

To provide a multi-core processor for executing the repetitive processing of a loop part in parallel even in a program for serial processing.例文帳に追加

逐次処理用プログラムでも、ループ部分の繰り返し処理を並列に実行するマルチコアプロセッサの実現。 - 特許庁

The processor core is configured by adopting a pipeline processing method and has an interlock mechanism ILM.例文帳に追加

プロセッサコアＣＯＲＥは、パイプライン処理方式を採用して構成され、インターロック機構ＩＬＭを有する。 - 特許庁

In an embodiment, a software development system comprises two processor core models, a memory model and an endian-dependent code detection unit.例文帳に追加

実施形態によれば、２つのプロセッサコアモデルと、メモリモデルと、エンディアン依存コード検出部と、を備える。 - 特許庁

A logical cache setting section 104 sets a CPU cache corresponding to the program characteristics, to the multi-core processor.例文帳に追加

論理キャッシュ設定部１０４は、プログラム特性に応じたＣＰＵキャッシュを、マルチコアプロセッサに設定する - 特許庁

The dedicated processor core 1' and the data memory 5b constitute an integrated circuit 10c integrated in one chip.例文帳に追加

専用プロセッサコア１′とデータメモリ５ｂとは１チップに集積された集積回路１０ｃを構成する。 - 特許庁