「processor core」に関連した英語例文の一覧と使い方(3ページ目) - Weblio英語例文検索

To achieve a low cost multi-processor for integration which is characterized by a reconfigurable inter-processor core connection topology for increasing scalable arithmetic performance and the degree of freedom by making variable the number of processor cores.例文帳に追加

プロセッサコア数を可変とすることによるスケーラブルな演算性能、および自由度が高く再構成可能なプロセッサコア間結合トポロジを特徴とする、組み込み向け低コストマルチプロセッサを実現する。 - 特許庁

In this multi-core processor for a build-in system in which a debug control unit is incorporated, JTAG ICE debug functions, that is, program stop/resumption, register dump, memory dump and trace or the like are realized by using one multi-core processor.例文帳に追加

デバッグコントロールユニットを内蔵した組み込みシステム向けマルチコアプロセッサにおけるＪＴＡＧ ＩＣＥデバッグ機能、すなわち、プログラム停止・再開、レジスタダンプ、メモリダンプ、トレースなどを、１つのマルチコアプロセッサを使って実現させる。 - 特許庁

A power supply controller (46) stops power supply to the functional module including the processor based on the control information generated by the processor (processor core 40), and monitors the output state of the host computer in stead of the processor being in a state where the power supply is stopped.例文帳に追加

電源制御部（４６）が、プロセッサ（プロセッサコア４０）が生成した制御情報に基づきプロセッサを含む機能モジュールに対する給電を停止するとともに、給電停止中のプロセッサに代わってホストコンピュータの出力状態を監視する。 - 特許庁

To provide a multi-core processor capable of reliably arbitrating accesses to a shared access object.例文帳に追加

共有アクセス対象へのアクセスに関する調停を確実に行うことが可能なマルチコア・プロセッサを提供すること。 - 特許庁

A CPU cache mechanism 305 is shared by a plurality of CPU cores 301-304 in a multi-core processor 30.例文帳に追加

ＣＰＵキャッシュ機構３０５は、マルチコアプロセッサ３０内の複数のＣＰＵコア３０１〜３０４に共有される。 - 特許庁

APPARATUS AND METHOD FOR DISTRIBUTION OF SIGNAL FROM HIGH LEVEL DATA LINK CONTROLLER TO MULTIPLE DIGITAL SIGNAL PROCESSOR CORE例文帳に追加

高レベル・データ・リンク・コントローラから多数個のディジタル信号プロセッサ・コアに信号を分配するための装置と方法 - 特許庁

A processor i.e. a CPU core (42), and a step S4 executed thereby, displays the Wisdom Sutras having a faint character.例文帳に追加

プロセサすなわちＣＰＵコア（４２）およびそれが実行するステップＳ４が薄い文字の般若心経を表示する。 - 特許庁

An aperture 42 for a via hole is formed on an inter-layer resin insulating layer 40 formed on the surface of a core substrate 30 by using a laser processor.例文帳に追加

コア基板３０上の層間樹脂絶縁層４０に、レーザでバイアホール用開口４２を形成する。 - 特許庁

A computer system (100) comprises a multiprocessing unit (104) comprising a processor core (106) that performs programs.例文帳に追加

計算機システム（１００）はプログラムを実行するプロセッサ・コア（１０６）を有する多重処理ユニット（１０４）を含む。 - 特許庁

The gateway is built around an Integrated Gateway Processor (IGP) which is a 486DX4 core running at 100MHz, with 8KB L1 cache. 例文帳に追加

このゲートウェイは統合ゲートウェイプロセッサ（IGP）に基づいて作られる。そのIGPは100MHzで走る486DX4で8KBのL1キャッシュを持つものである。 - コンピューター用語辞典

The belt travels around a core that displaces fluid within the apparatus so as to provide for a low volume processor.例文帳に追加

ベルトは、体積が小さい処理器を提供するよう装置内の流体を移動するコアの周りで移動する。 - 特許庁

The processor core uses the virtual time base in place of the synchronized time base to show itself the present time.例文帳に追加

プロセッサコアは、プロセッサコアに現在の時間を示すために、同期タイムベースの代わりに仮想タイムベースを利用する。 - 特許庁

To provide a micro processor capable of performing a task execution and an intermittent DMA transfer simultaneously and terminating the execution of a task operating in a processor core part by a dead line.例文帳に追加

タスクの実行と間欠ＤＭＡ転送が同時に行われ、プロセッサコア部で動作するタスクの実行がデッドラインまでに終了するマイクロプロセッサを提供する。 - 特許庁

To suppress deterioration of processing efficiency accompanying carrying out of inter-core communication and memory access by using the same bus, in an information processor having a plurality of processor cores.例文帳に追加

複数のプロセッサコアを有する情報処理装置において、同一バスを使用してコア間通信とメモリアクセスを行なうことに伴う処理効率低下を抑制する。 - 特許庁

This particle behavior analysis device has a plurality of computers each having a plurality of processor cores (nodes) (node numbers 0-15), where objects to be calculated are assigned to each processor core by use of parallel distributed processing algorithm.例文帳に追加

各々が複数のプロセッサコア（ノード）を持ち、並列分散処理アルゴリズムを用いてプロセッサコアごとに計算対象が割り当てられた複数の計算機を備える。 - 特許庁

A medium processor 30 is provided with a processor core 1, a DMA controller 2, a D/A converter 3, an A/D converter 4, an interface 5, a main memory 6, a local bus 7, and a global bus 8.例文帳に追加

メディアプロセッサ３０には、プロセッサコア１、ＤＭＡコントローラ２、Ｄ／Ａコンバータ３、Ａ／Ｄコンバータ４、インターフェース５、主メモリ６、ローカルバス７、及びグローバルバス８が設けられる。 - 特許庁

To each processor core, a combination of the particles is assigned , which is assigned to the second calculation part of the processor core on the same computer, and is assigned to the first calculation part to calculate the interaction force.例文帳に追加

また、第１計算部の計算対象として、相互作用力を計算する対象である粒子の組み合わせであって、同じ計算機上のプロセッサコアの第２計算部に割り当てられている粒子の組み合わせが割り当てられる。 - 特許庁

The operation of the processor core 20 is temporarily stopped in this way when the function modules (1)31 and (2)32 are in the idle state, and the operation of the processor core 20 is restarted after trace information stored in the trace memory 43 is fetched.例文帳に追加

このように、ファンクションモジュール（１）３１，（２）３２がアイドル状態の時に、プロセッサコア２０の動作を一時的に停止させ、トレースメモリ４３内に格納されているトレース情報を取り出した後に、プロセッサコア２０の動作を再開させる。 - 特許庁

The data processing apparatus comprises a processor core for executing instructions from any of a plurality of instruction sets, and a prefetch unit for prefetching instructions from a memory prior to sending the instructions to the processor core for execution.例文帳に追加

データ処理装置は複数の命令セットのうちのいずれかからの命令を実行するためのプロセッサコアと、メモリからの命令を実行のためにプロセッサコアに送る前にこの命令をプリフェッチするためのプリフェッチユニットとを備える。 - 特許庁

The control part of the processor core is provided with an arithmetic instruction avoiding regulating function specification as a specific use arithmetic instruction, and a special use instruction arithmetic unit 73 for the operation of the specific use arithmetic instruction is provided in the processor core.例文帳に追加

プロセッサコアの制御部に、特定用途演算命令として、機能仕様を規定しない演算命令を設けるとともに、プロセッサコア内にその特定用途演算命令の演算をおこなう特殊用途命令演算器７３を設ける。 - 特許庁

One embodiment includes a method for specifying an available core in the multiple core processor, allocating a core of a first subset to an enable state, allocating a core of a second subset to a standby state, and storing information about the allocations in a storage.例文帳に追加

一実施形態において、本発明は、多数コアプロセッサにおける利用可能なコアを特定し、第一のサブセットのコアをイネーブル状態に割り当て、第二のサブセットのコアを予備状態に割り当て、前記割り当てに関する情報をストレージに格納する方法を含む。 - 特許庁

With reference to a ferrite core fixing surface 3a as the relevant fixing surface, a rear surface 14 of ferrite core 10 is ground and polished, while the distance or interval (not shown) between the ferrite core 10 and the processor for grinding and polishing the ferrite core 10 is controlled.例文帳に追加

そして、当該固定面であるフェライトコア固定面３ａを基準として、該フェライトコア１０と該フェライトコア１０に研削／研磨加工を施す加工機（図示省略）との距離間隔の制御を行いつつ、該フェライトコア１０の背面部１４の研削／研磨加工を行う。 - 特許庁

The step of analyzing the set of instructions is performed before the set of instructions is executed on the at least one processor core.例文帳に追加

命令のセットを分析するステップは、少なくとも１つのプロセッサ・コアで命令のセットが実行される前に実行される。 - 特許庁

The HDC has multiple data processing macros including a processor core macro, a ROM emulation macro, a memory macro, and a bus macro.例文帳に追加

ＨＤＣは、プロセッサ・コア・マクロ、ＲＯＭエミュレーション・マクロ、メモリ・マクロ、およびバス・マクロを含む複数のデータ処理マクロを持つ。 - 特許庁

Thereby, the plurality of memory banks 102∼105 can be tested simultaneously by using an existing function of the processor core section 101.例文帳に追加

これにより、プロセッサコア部１０１の既存の機能を使用して複数のメモリバンク１０２〜１０５を同時にテストできる。 - 特許庁

The system on chip includes an interrupt proxy processing part in addition to a processor core and a plurality of modularized IPs.例文帳に追加

本発明のシステムオンチップは、プロセッサコアとモジュール化された複数のＩＰの以外に別途のインターラプトプロキシ処理部を含む。 - 特許庁

An exit-side cable in the ferrite core 9 is connected to a signal amplifier 10, and the signal amplifier 10 is connected to a signal processor 11.例文帳に追加

フェライトコア９の出口側ケーブルは信号増幅器10に接続し、信号増幅器10は信号処理器11に接続する。 - 特許庁

To provide a processing chip, a system including chips, a multiprocessor device, and a multi-core processor device for industrial applications.例文帳に追加

産業上の適用に対して処理チップ、チップを含むシステム、マルチプロセッサ装置およびマルチコアプロセッサ装置を提供すること。 - 特許庁

When the password coincides with the data string, the password data path to be used for communication between the memory and the processor core is opened.例文帳に追加

パスワードとデータ・ストリングが一致する場合は、メモリとプロセッサ・コアの間の通信に用いられるパスワード・データ経路は開く。 - 特許庁

This semiconductor device is provided with a memory buffer (18) in a data communication path between a processor core (12) and a memory (14).例文帳に追加

本発明の半導体デバイスはデバイスのプロセッサ・コア（１２）とメモリ（１４）の間のデータ経路内にメモリ・バッファ（１８）を含む。 - 特許庁

The dynamic adjustment of the current data transmission level is performed by the command to be performed by a processor core and actual burst length of data access.例文帳に追加

プロセッサコアの行なう指令とデータアクセスの実際のバーストレングスにより、現在のデータ伝送レベルを動態調整する。 - 特許庁

A data processing apparatus comprises at least one source processor core 110, at least two destination processor cores (120), a message handler 130 and a bus arrangement 150 providing a data communication path between the source core, the destination cores and the message handler.例文帳に追加

データ処理装置は少なくとも１個の発信元プロセッサ・コア１１０と、少なくとも２個の宛先プロセッサ・コア１２０と、メッセージ・ハンドラ１３０と、発信元コアと宛先コアとメッセージ・ハンドラとの間のデータ伝達路を与えるバス構成１５０とを備える。 - 特許庁

The processor core 11 checks the value of the F/F 14, and when the value is 1, the processor core 11 decides that the clock stop state is obtained when the exceptional processing is generated, and executes the clock stop instruction for restoring the clock stop state after the exceptional processing is ended.例文帳に追加

プロセッサコア１１はＦ／Ｆ１４の値をチェックし、１であった場合、例外処理要求発生時ではクロック停止状態であると判定し、例外処理の終了後にクロック停止命令を実行しクロック停止状態に復帰する。 - 特許庁

To solve the problems of operating a multi-core processor in a multi-task in an optimal state, operating a signal processing system to response to a real-time request, and monitoring operation of a core processor without losing its real-time performance.例文帳に追加

解決しようとする課題は、マルチコアプロセッサを最適な状態でマルチタスク動作させ、信号処理システムなどのリアルタイム要求に答える様に動作させると共に、さらにそのリアルタイム性をくずさずにコアプロセッサの動作を監視することである。 - 特許庁

In a multi-core processor having a plurality of cores each independently performing operations on one processor, software in a specific core calculates the operating rate of threads or tasks of each core within a predetermined time from a total operating time or operating frequency within the predetermined time, and sums up such operating rates to calculate the operating rate of all the cores.例文帳に追加

１つのプロセッサに各々独立して演算処理を行う複数のコアを備えるマルチコアプロセッサについて、特定のコアに備えるソフトにより、所定時間内での各コアのスレッドやタスクの稼働率を、所定時間内での稼働時間の合計、或いは稼働回数により計算し、これらを合計して全コアの稼働率を求める。 - 特許庁

The plurality of core models is a plurality of processor core models, each one executes one thread, and mutual synchronization SNC is carried out every time a predetermined number of executive orders I1 of each thread is carried out.例文帳に追加

複数のコアモデルは、複数のプロセッサコアモデルであり、それぞれが１つのスレッドを実行し、各スレッドの所定の実行命令数（Ｉ１）毎に相互に同期（ＳＮＣ）がとられる。 - 特許庁

This processor 100 performs accordance decision of an address decided in a break point of a CPU core 101 and an address of a data cache 102 accessed by the CPU core 101 by a comparator 104.例文帳に追加

プロセッサ１００は、ＣＰＵコア１０１のブレークポイントに定められたアドレスと、ＣＰＵコア１０１がアクセスするデータキャッシュ１０２のアドレスとの一致判定を比較器１０４でおこなう。 - 特許庁

This device for preparing and editing a nuclear reactor core template includes a graphical user interface 12, and a processor 14 for controlling the graphical user interface to display graphical expression of a nuclear reactor core.例文帳に追加

原子炉の炉心テンプレートを作成し、編集する装置は、グラフィカルユーザインタフェース（１２）と、グラフィカルユーザインタフェースを制御して、原子炉の炉心の図形表現を表示するプロセッサ（１４）とを含む。 - 特許庁

To make a CPU core execute interrupt processing without damaging real time property in a multiple interrupt processor for multiplexing a plurality of interrupt signals, and for notifying the CUP core.例文帳に追加

複数の割り込み信号を多重してＣＰＵコアに通知する多重割り込み処理装置において、リアルタイム性を損なわずにＣＰＵコアに割り込み処理を実行させること。 - 特許庁

The integrated processor has a processor core, more than one constituent unit which is operationally coupled with the processor core, a configuration register which has its configuration so constituted as to enable the constituent unit, and a tracking register which has its configuration so constituted as to maintain a copy of configuration data stored in the register.例文帳に追加

集積化プロセッサにおいて、プロセッサコア；プロセッサコアに作用結合された１つ以上の構成ユニット；該構成ユニットをイネーブリングするようにコンフィギュレーション構成化されたコンフィギュレーションレジスタ；前記レジスタ内に記憶されたコンフィギュレーションデータのコピーを維持するようコンフィギュレーション構成化されたトラッキングレジスタを有すること。 - 特許庁

The clock tree distributes a clock signal to the processor cores and the shared equipment and disables use of one or more processor cores and the shared equipment by cutting off the corresponding clock core.例文帳に追加

クロックツリーは、プロセッサコアおよび共有機器にクロック信号を分配し、対応するクロック信号を遮断することによって、一つ以上のプロセッサコアと共有機器とを使用不可とする。 - 特許庁

This information processor has: a first processor core 10; the cache memory 13; a cache controller 11 controlling access to the cache memory; and a selector 12 connecting the cache memory to the controller 11 or a bus 40.例文帳に追加

第１のプロセッサコア１０と、キャッシュメモリ１３と、キャッシュメモリへのアクセスを制御するキャッシュコントローラ１１と、キャッシュメモリをコントローラ１１又はバス４０に接続するセレクタ１２とを備える。 - 特許庁

In a processor 10 of the control substrate 1, a nonvolatile memory 105, a trace information gathering part 106, a wireless communication part 107, and an antenna 108 are incorporated in addition to a processor core 100.例文帳に追加

制御基板１のプロセッサ１０には、プロセッサコア１００に加えて、不揮発メモリ１０５，トレース情報採取部１０６，無線通信部１０７及びアンテナ１０８が内蔵されている。 - 特許庁

A Scan-line Video Processor(SVP) core 12 of an SVP 10 is composed of three layers of a data input register(DIR), SIMD type digital signal processing part 18 and data output register(DOR).例文帳に追加

このＳＶＰ（Scan-line Video Processor ）１０のＳＶＰコア１２は、データ入力レジスタ（ＤＩＲ）、ＳＩＭＤ型ディジタル信号処理部１８およびデータ出力レジスタ（ＤＯＲ）の三層構造からなっている。 - 特許庁

In another embodiment, the power management system with multiple VRs may be on a die ("a VR die") separate from the die of the many-core processor.例文帳に追加

別の実施例では、複数のVRを備えた電力管理システムは、多コア・プロセッサのダイとは別個のダイ（「VRダイ」）上にあり得る。 - 特許庁