「processor core」に関連した英語例文の一覧と使い方(5ページ目) - Weblio英語例文検索

An address conversion circuit 6 converts the virtual address VA o a processor core 4 into a mapped address MA based on estimated address mapping and accesses a memory system 8.例文帳に追加

アドレス変換回路（６）が予測したアドレス・マッピングに基づきプロセッサ・コア（４）の仮想アドレス（ＶＡ）をマップド・アドレス（ＭＡ）に変換してメモリ・システム（８）をアクセスする。 - 特許庁

To evaluate performance when parallel software operates in an information processing system having a multi-core processor by using non-parallel software.例文帳に追加

並列化されていないソフトウェアを用いて、マルチコアプロセッサを有する情報処理システムで並列化したソフトウェアを動作させたときの性能を評価する。 - 特許庁

Consequently, a user can easily and speedily debug an application-specific integrated circuit(ASIC) with the unique version of a selected processor core.例文帳に追加

本発明は、選択されたプロセッサ・コアの独自バージョンで用途特定集積回路（ＡＳＩＣ）設計をユーザが容易かつ迅速にデバッグすることを可能にする。 - 特許庁

To reduce power consumption by controlling to supply or stop a clock signal for each processor core on the basis of the state of power supply.例文帳に追加

電源供給の状態に基づいて、プロセッサコア毎にクロック信号を供給又は停止する制御を行うことにより消費電力を低減する。 - 特許庁

To provide a multi-core processor which is able to suppress cost increase by a change of an exiting program and appropriately perform load distribution even when executing the existing program with multiple cores.例文帳に追加

既存のプログラムの変更によるコスト増を抑制し、既存のプログラムをマルチコアで実行しても適切に負荷分散できるマルチコアプロセッサを提供すること。 - 特許庁

To provide a data processor which can secure a band on a core network corresponding to application traffic without taking any special countermeasure to the application.例文帳に追加

アプリケーションには特別な対応をすることなく、アプリケーションのトラフィックに応じたコアネットワークの帯域を確保することができるデータ処理装置を提供する。 - 特許庁

An accelerator meter 29 measures the characteristic frequency of the excited reactor core spray piping 4, and the characteristic frequency is input to a signal processor 35.例文帳に追加

加速度計２９が加振されている炉心スプレイ配管４の固有振動数を測定し、この固有振動数が信号処理装置３５に入力される。 - 特許庁

In addition, the switch fabric means is used for connecting an SoC local system bus device and the SoC processor component having the independent multiprocessor subsystem core to each other.例文帳に追加

加えて、スイッチ・ファブリック手段は、ＳｏＣローカル・システム・バス・デバイスを、独立マルチプロセッサ・サブシステム・コアを有するＳｏＣプロセッサ構成要素と相互接続する。 - 特許庁

On a processor 11, the following programs operate: an object program 23; a core allocation program 21 designating a core on which a thread of the object program is operable; and an operating system 22 comprising a thread generation function which generates a new thread corresponding to a request from the object program and a core affinity function which makes the new thread operate on the core designated as operable.例文帳に追加

プロセッサ１１上で、対象プログラム２３と、対象プログラムのスレッドが動作可能なコアを指定するコア割り当てプログラム２１と、対象プログラムからの要求に応じて新規スレッドを生成するスレッド生成機能および動作可能に指定されたコアで新規スレッドを動作させるコアアフィニティ機能を備えるオペレーティングシステム２２とが動作する。 - 特許庁

A portable telephone set 10 relating to this invention is provided with a BBE unit 21 whose core is a host CPU 11, an application unit 26 whose core is an application processor (high-speed arithmetic processor such as DSP) and an interface(I/F) 25 transferring the data of the BBE unit 21 and the application unit 26.例文帳に追加

本発明に係る携帯電話機１０には、ホストＣＰＵ１１を中核とするＢＢＥユニット２１と、アプリケーションプロセッサ（ＤＳＰ等の高速演算処理装置）を中核とするアプリケーションユニット２６と、ＢＢＥユニット２１とアプリケーションユニット２６のデータのやり取りを行うインタフェース（Ｉ／Ｆ）２５と、が示されている。 - 特許庁

To make it possible to access all areas by using register relative access when there are multiple data areas such as a data area for each core and a shared data area shared between cores in an asymmetric multi-core processor.例文帳に追加

非対称マルチコア・プロセッサのようにコア毎のデータ領域とコア間で共有する共有データ領域等の複数のデータ領域がある場合に、全ての領域に対してレジスタ相対アクセスを使用してアクセスできるようにする。 - 特許庁

The optical information processor has: the optical waveguide 1 of this invention; a light incident means 81 for making the light incident to the core layer 4 of the optical waveguide 1; and a light receiving means 91 for receiving the outgoing light from the core layer 4.例文帳に追加

本発明の光導波路１と、この光導波路１のコア層４に光を入射させる光入射手段８１と、コア層４からの出射光を受け入れる受光手段９１とを有する、光情報処理装置。 - 特許庁

As the determination result, when the communication time required when the plurality of processor cores communicate the calculation result is longer than the calculation time required for the calculation process, a number-of-core control unit 13 controls the number of processor cores to which the calculation process is distributed.例文帳に追加

判定の結果、複数のプロセッサコアが計算結果の通信に要する通信時間が、計算処理に要する計算時間よりも長い場合、計算処理を分散するプロセッサコアの数をコア数制御部１３が制限する。 - 特許庁

To provide a real time processor debug system for reducing power consumption, and for minimizing the influence of performance due to a bus load by selectively sampling the address and data signal of the virtual bus of a core processor during a real time operation.例文帳に追加

実時間動作の間にコアプロセッサの仮想バスのアドレスおよびデータ信号を選択的にサンプルして電力消費を低減しかつバス負荷による性能の影響を最小にする実時間プロセッサ・デバッグシステムを提供する。 - 特許庁

A processor (processor core 40) mounted in the printer (6) monitors an output state of the host computer (4), and generates control information in accordance with state transition when the output state transits from a connection state to a non-connection state.例文帳に追加

プリンタ（６）に搭載されたプロセッサ（プロセッサコア４０）がホストコンピュータ（４）の出力状態を監視し、該出力状態が接続状態から非接続状態に遷移したとき、該状態遷移に応じた制御情報を生成する。 - 特許庁

This device in one embodiment has a processor provided with a plurality of execution cores in a single integrated circuit and a plurality of core distinguishing registers for letting each of core distinguishing registers correspond to one of the plurality of execution cores and distinguishing whether one corresponding execution core among the plurality of execution cores is active.例文帳に追加

一実施形態に係る装置は、複数の実行コアを単一の集積回路に備えるプロセッサ、及び複数のコア識別レジスタであって、各々のコア識別レジスタが前記複数の実行コアの１つに対応し、前記複数の実行コアの前記対応する１つがアクティブか否かを識別する、複数のコア識別レジスタを有する。 - 特許庁

As compared to the case in which processing is assigned to a processor core focusing on a processing time only, processing is completed earlier by the time T1, and the CPU is used efficiently.例文帳に追加

処理時間にのみ着目して処理をプロセッサコアへ割り当てる場合と比較して、時間Ｔ１の分、早く処理を終えて効率良くＣＰＵが使用される。 - 特許庁

To make it possible to perform an efficient multi-task operation by using a multi-core processor so as to be made adaptable to a signal processing system or the like with severe time response performance.例文帳に追加

マルチコアプロセッサを用いて効率的なマルチタスク動作を行なわせることができ、時間応答性能の厳しい信号処理システムに等に適用可能とする。 - 特許庁

To supply power to cores in a many-core processor using a power management system with multiple voltage regulator ("VRs").例文帳に追加

本願における開示された主題の実施例によれば、複数の電圧調節器（「VR」）を備えた電力管理システムを用いて、多コア・プロセッサ内のコアに電力を供給することができる。 - 特許庁

The processor 107 changes configuration information, and the PE matrix core 120 reloads an input data corresponding to an invalidated data from the external memory 145 to re-execute the processing.例文帳に追加

プロセッサ１０７は構成情報を変更し、ＰＥマトリックスコア１２０は無効化データに相当する入力データを外部メモリ１４５から再ロードし処理を再実行する。 - 特許庁

The interrupt proxy processing part is operationally coupled to the processor core and the plurality of IPs, and configured to solely process an interrupt-related task to the plurality of IPs, for example, interrupt release.例文帳に追加

インターラプトプロキシ処理部はプロセッサコアと複数のＩＰに接続され、複数のＩＰに対するインターラプト関連タスク、例えばインターラプト解除を専担して処理する。 - 特許庁

This dynamically reconfigurable device trouble detector is provided with an error information holding part 105, a processor 107, a PE matrix core 120, a PE matrix reset control part 121, and an external memory 145.例文帳に追加

動的再構成可能デバイス故障装置は、エラー情報保持部１０５、プロセッサ１０７、ＰＥマトリックスコア１２０、ＰＥマトリックスリセット制御部１２１、外部メモリ１４５を備える。 - 特許庁

Status data from a circuit 2 (a processor core or a memory) are stored in a memory 14 via system buses 4, 6, 8, and 10 under the control by a status storage controller 16.例文帳に追加

回路２（プロセッサ・コアまたはメモリ）からの状態データは状態保存コントローラ１６の制御の下にシステム・バス４，６，８，１０を介してメモリ１４に保存される。 - 特許庁

An access control means 6b makes memory access from a processor core model 1 to the user hardware memory 5 while controlling to prevent conflict with the access of the user hardware model 2.例文帳に追加

アクセス制御手段６ｂは、プロセッサコアモデル１からのユーザハードウェア用メモリ５へのメモリアクセスを可能にし、ユーザハードウェアモデル２のアクセスと競合しないように制御する。 - 特許庁

To improve execution speed of parallel distributed processing by a force division method, in the parallel distributed processing for analyzing behavior of particles by a computer with a multi-core processor mounted thereon.例文帳に追加

マルチコア・プロセッサを搭載したコンピュータによる粒子の挙動解析の並列分散処理において、力分割法による並列分散処理の実行速度を向上させる。 - 特許庁

To provide an encapsulated L2 communication apparatus for suppressing broadcasting in an access network or a core communication network and reducing number of searching times of its network processor.例文帳に追加

アクセス網内またはコア通信網内のブロードキャストを抑制するとともに、ネットワークプロセッサーにおける検索回数を削減するカプセル化Ｌ２通信装置を得ること。 - 特許庁

This data transfer engine monitors the value of the processing status register instead of a processor core, and starts itself when all the processing ends, and starts the assigned data transfer.例文帳に追加

データ転送エンジンが、プロセッサコアの代わりに処理ステータスレジスタの値を監視し、全ての処理が終了した時点で自分自身を起動し、割り当てられたデータ転送を開始する。 - 特許庁

The semiconductor integrated circuit 50 includes a processor 1, memory 2, analog core 3, IP cores 4 to 6, external bus 7, main bus 8 and interface units 11 to 16.例文帳に追加

半導体集積回路５０にはプロセッサ１、メモリ２、アナログコア３、ＩＰコア４乃至６、外部バス７、主バス８、及びインターフェース部１１乃至１６が設けられる。 - 特許庁

A clock supply control circuit 3 stops and resumes the supply of clock signals from a clock generating circuit 2 to a processor core 5 in synchronism with the edges of the clock signals.例文帳に追加

クロック供給制御回路３が、クロック生成回路２からプロセッサコア５へのクロック信号の供給の停止および再開を、クロック信号のエッジに同期して行う。 - 特許庁

To obtain good performances for both packet forwarding processing and congestion avoidance processing when priority control is performed using a multi-core processor.例文帳に追加

マルチコアプロセッサを用いて優先制御を行うにあたり、パケットフォワーディング処理性能と輻輳回避処理性能の両者について良好な性能が得られるようにする。 - 特許庁

Next, the compiler selects the number of dominant paths which is not more than the number of execution cores to thereby generate a cluster of tasks to be parallelly or continuously executed by a multi-core processor.例文帳に追加

次に、実行コア数以下の数の支配的パスを選択することによりマルチコア・プロセッサにおいて並列にまたは連続して実行すべきタスクのクラスタを生成する。 - 特許庁

To reduce accumulation of an error by calculating the error of prediction systematically in quickening a processing loop by speculative pipelining in a multi-core or multi-processor system.例文帳に追加

マルチコアまたはマルチプロセッサ・システムにおいて、処理ループを投機的パイプライニングで高速化する際に、予測の誤差をシステム的に計算することによって、誤差の累積を減らすこと。 - 特許庁

The magnetic core of closed magnetic path is fixed on a terminal board, a processor for compensating position is pressed with a tool from a tool inserting hole provided to the bobbin, and the center magnetic core is moved in the outer peripheral direction of the bobbin and is then fixed to the positioning part provided on the terminal board.例文帳に追加

そして閉磁路磁芯を端子台に固定し、ボビンに設けた治具挿入孔から治具でセンター磁芯の位置補正用加工部を加圧し、センター磁芯をボビン外周方向に移動させ端子台に設けた位置決め部に固定した。 - 特許庁

The data processor includes split stacks including a 1st and a 2nd part; the 1st part is a register 704 arranged in the processing core of the data processor and the 2nd part is a memory device 802 arranged outside the processing fore.例文帳に追加

第１および第２の部分を含むスプリットスタックを含むデータ処理装置であって、第１の部分はデータ処理装置の処理コア内に配置されたレジスタ７０４であり、第２の部分は処理コアの外部に配置されたメモリ装置８０２である。 - 特許庁

The present invention relates to a technique to adjust a processor's operating voltage dynamically while preventing a user from placing the processor into a harmful operating voltage state in relation to the core/bus frequency ratio of the processor.例文帳に追加

１つのプロセッサの動作電圧を動的に調整する一方で、前記プロセッサが前記プロセッサのコア／バス周波数比との関係において有害である１つの動作電圧状態に１人のユーザによって置かれることを防止するための手法。 - 特許庁

To provide a multi-core processor for reducing a power by a function of controlling a power supply voltage to be supplied to a plurality of processor cores that process a target group of tasks or the frequency of an operation clock in association with each other.例文帳に追加

一群のタスクに着目して、一群のタスクを処理する複数のプロセッサコアへ供給する電源電圧又は動作クロックの周波数を関連をもたせて制御する機能を備えることにより、低電力化を図ったマルチコアプロセッサの提供。 - 特許庁

The message handling module also has a transmission completion detector operable to detect in dependence upon a message receipt indicator value that the message has been received by all of the at least two destination processor cores and to initiate transmission of an acknowledgement signal to the source processor core.例文帳に追加

メッセージ処理モジュールは、前記宛先プロセッサ・コアの全てが前記メッセージを受信したことを前記表示器値に従って検出して、前記発信元プロセッサ・コアへの応答信号の送信を開始する送信完了検出器も有する。 - 特許庁

Efficiencies in processor performance (as measured, for instance, by the number of instructions per clock cycle) and heat and power management are achieved by splitting the logic of a processor core between two stacked dice that work together to cooperatively perform instructions.例文帳に追加

プロセッサーの性能（例えば、クロック周期当たりの命令数により測定される）及び熱及び電力管理の効率は、連携して命令を実行するよう共に機能する２つの積み重ねられたダイの間で、プロセッサーのコアを分離することにより、実現される。 - 特許庁

To provide a technique to prevent a user from placing a processor into a harmful operating voltage state in relation to the core/bus frequency ratio of the processor, while adjusting the processor's operating voltage dynamically.例文帳に追加

１つのプロセッサの動作電圧を動的に調整する一方で、前記プロセッサが前記プロセッサの前記コア／バス周波数比との関係において有害である１つの動作電圧状態に１人のユーザによって置かれることを防止するための手法を提供する。 - 特許庁

The strand of the functional block obtained in this way is converted into a corresponding source code such as C, and is further complied to be assigned to an individual core or an individual processor in order to execute it.例文帳に追加

このようにして得られた、機能ブロックのストランドは、対応するＣなどのソースコードに変換され、さらにコンパイルされて実行のため、個別のコアまたはプロセッサに割り当てられる。 - 特許庁

A light wavelength multiplex processor 33 multiplexes the optical signals of λ1-λn encoded by the electric/optic converters 32a-32n and outputs them to the optical fiber 35 of one core.例文帳に追加

光波長多重処理装置３３は、電気／光変換器３２ａ〜３２ｎにより符号化されたλ１〜λｎの光信号を多重処理し、１心の光ファイバ３５に出力する。 - 特許庁

To shorten the occupancy time of a bus between a core part and a memory, especially for a general-purpose processor, by compressing data transferred on the bus in the unit of several bits.例文帳に追加

バスで転送されるデータを数ビット単位で圧縮することによって、特に汎用プロセッサにおいてコア部分とメモリ間のバス占有時間を減少させることを目的とするものである。 - 特許庁

To enable an IP designer to easily design ROM-integrated MPU soft IP, and an MPU core IP user to enter ROM program data of programmed size.例文帳に追加

ＩＰ設計者が容易にＲＯＭ内蔵ＭＰＵ(Micro Processor Unit)ソフトＩＰを設計し、ＭＰＵコアＩＰ使用者もプログラムされた大きさと同一のＲＯＭプログラムデータ(ROM program data)を入れることを可能とすること。 - 特許庁

White light emitted from a white light source 23 of the processor device 2 and guided to core/clad glass 19 is transmitted through the prism 18 and guided to a light guide 16 of the electronic endoscope 1.例文帳に追加

プリズム１８は、光源プロセッサ装置２の白色光源２３から発せられてコアクラッドガラス１９に導かれた白色光を、電子内視鏡１のライトガイド１６に向けて透過させる。 - 特許庁

The computer implemented method includes step for analyzing a set of instructions of an application to determine a number of degrees by which a set of instructions may raise a temperature of at least one processor core.例文帳に追加

コンピュータ実施される方法は、アプリケーションの命令のセットが少なくとも１つのプロセッサ・コアの温度を高める度数を判定するために命令のそのセットを分析することを含む。 - 特許庁