「processor core」に関連した英語例文の一覧と使い方(6ページ目) - Weblio英語例文検索

When the registers are continuously retreated to the stack, a memory control device writes data from a processor core to the cache memory without executing refilling processing from the main memory to the cache memory.例文帳に追加

メモリ制御装置はスタックへの連続的なレジスタ待避時に、主メモリからキャッシュメモリへのリフィル処理を行うことなくプロセッサコアからキャッシュメモリへのデータ書込みを実現する。 - 特許庁

The DMAC performs DMA transfer from the local memory 200X (200Y) to the ASRC 12 using a period when the DMAC is not accessed by the processor core 300X (300Y).例文帳に追加

また、ＤＭＡＣ１００は、プロセッサコア３００Ｘ（３００Ｙ）からのアクセスが行われていない期間を利用して、ローカルメモリ２００Ｘ（２００Ｙ）からＡＳＲＣ１２へのＤＭＡ転送を行う。 - 特許庁

To provide an information processor capable of flexibly controlling operation depending on a situation in consideration of characteristics of a multi-core CPU having a plurality of cores.例文帳に追加

複数のコアを有するというマルチコアＣＰＵの特性を考慮した動作制御をその時々の状況に応じて柔軟に行うことを実現した情報処理装置を提供する。 - 特許庁

In response to receiving an initialization operation from an associated processor core that indicates a target memory block to be initialized, a cache memory determines a coherency state of the target memory block.例文帳に追加

初期設定すべきターゲット・メモリ・ブロックを示す関連プロセッサ・コアからの初期設定動作を受信したことに応答して、キャッシュ・メモリはターゲット・メモリ・ブロックのコヒーレンス状態を決定する。 - 特許庁

To avoid the facilities from becoming enormous, when a plurality of types of surface processes are effected by a plasma surface processor, in which a semiconductor substrate such as a silicon wafer, etc., fed into a core chamber is mounted in the surface processor of a plasma processing unit connected to this core chamber via a gate value, and the surface processing is effected by plasma therein.例文帳に追加

コアチャンバー１内に送り込んだシリコンウエハー等の半導体基板８を、このコアチャンバー１にゲート弁３を介して接続したプラズマ処理ユニット２の表面処理室２ａ内に装填して、ここでプラズマによる表面処理を行うようにしたプラズマ表面処理装置において、この装置によって複数種類の表面処理を行う場合に設備が膨大になることを回避する。 - 特許庁

Each core 112 of a multi-core processor 11 allocates a virtual address inside a main memory space to a physical register inside a register file 1112 based on a request from a program, records correspondence relation between the virtual address and the physical register in a virtual register conversion table 1121, and manages it.例文帳に追加

マルチコアプロセッサ１１の各コア１１２は、プログラムからの要求に基づき、メインメモリ空間中の仮想アドレスをレジスタファイル１１１２内の物理レジスタに割り当て、当該仮想アドレスと物理レジスタとの対応関係を仮想レジスタ変換表１１２１に記録して管理する。 - 特許庁

A multi-core processor 100 has two cores 61 and 62, in which the calculation content of a first half of the core can be calculated only with an acquired digital data, while the calculation content of a second half uses a calculation result of the past as well.例文帳に追加

２つのコア６１、６２を有するマルチコアプロセッサ１００であって、 前記コアの前半の演算内容が、取得したデジタルデータのみから演算できる演算内容であり、後半の演算内容が、過去の演算結果も使用する演算内容に分割されていることを特徴とする。 - 特許庁

The processor architecture uses a split-instruction transaction so as to supply an extension unit with an operand and an instruction and to retrieve results from the extension unit and supports an electrical interface for coupling a processor core to one or more than one coprocessor extension units executing a computational instruction.例文帳に追加

プロセッサアーキテクチャは、拡張ユニットへオペランド及び命令を供給し且つ拡張ユニットから結果を検索するために分割命令トランズアクションを使用して、プロセッサコアを計算命令を実行する１つ又はそれ以上のコプロセッサ拡張ユニットへ結合させる電気的インターフェースをサポートする。 - 特許庁

The tag processing part 102 treats a leading part of an output code of each processor core 101 up to the upper limit value of the output code amount of each tile as effective codes, prepares and outputs a code stream with a tag.例文帳に追加

タグ処理部１０２は、各プロセッサコア１０１の出力コードの先頭から各タイルの出力コード量上限値までを有効なコードとして扱い、タグ付きのコードストリームを作成し出力する。 - 特許庁

In the processor core, an instruction issuing latency register 75 for regulating a latency concerning the interval restriction of the instruction issuing of the unit 73 is provided to prevent the contention of a resource with the preceding instruction.例文帳に追加

プロセッサコア内に、特殊用途命令演算器７３の命令発行の間隔制約に関するレイテンシを規定する命令発行レイテンシレジスタ７５を設けて先行の命令とのリソースの競合を防ぐ。 - 特許庁

A frame buffer for storing a display image to be displayed is stored in a non-secure area of the memory which can be accessed by the processor core and a display controller 12 regardless of the secure/non-secure domain.例文帳に追加

表示される表示画像を格納するためのフレームバッファは、セキュア／非セキュアドメインに関わらず、プロセッサコア及びディスプレイコントローラ１２によりアクセス可能な、メモリの非セキュア領域内に格納される。 - 特許庁

An image of an end surface of an electric wire (A) held at a processing center is taken by a CCD camera 1, and image processing by an image processor 2 is performed and the quantities of vertical and transverse eccentricities of its core (a) are measured.例文帳に追加

加工中心に保持した電線Ａの端面をＣＣＤカメラ１で撮像し、画像処理装置２による画像処理を行って心線ａの上下、左右方向の偏心量を測定する。 - 特許庁

To provide a data processing system 118 for supporting the execution of both of native instructions using a processor core and nonnative instructions interpreted by using a hardware translation part 122 or a software interpreter.例文帳に追加

プロセッサ・コアを用いるネイティブな命令と、ハードウェア翻訳部１２２かソフトウェア・インタープリタかを用いて解釈される非ネイティブな命令の双方の実行をサポートするデータ処理システム１１８を提供する。 - 特許庁

A digital signal processor 1 consists of a download interface 11, a DSP core 12, a program memory 13, a data memory 14, a peripheral circuit 15, and a key code memory 16, which are connected with each other via internal buses.例文帳に追加

デジタル信号処理装置１は、ダウンロードインターフェース１１、ＤＳＰコア１２、プログラムメモリ１３、データメモリ１４、周辺回路１５、キーコードメモリ１６から構成され、それぞれ内部バスで接続されている。 - 特許庁

In an environment of a multi-core or a multi-processor system, the processing of each of the loops of a control block is suitably assigned to individual cores or processors as individual threads by a speculative pipelining method.例文帳に追加

マルチコアまたはマルチプロセッサ・システムの環境において、制御ブロックのループの個々の処理が、投機的パイプライニングの技法で、好適には個別のスレッドとして個別のコアまたはプロセッサに割り当てられる。 - 特許庁

A geometric processing processor is provided with first and second interfaces 80 and 86, respectively connected with a host and a renderer and a geometric arithmetic core 70 for processing a geometric arithmetic operation applied from a host.例文帳に追加

幾何学処理プロセッサは、ホストおよびレンダラーにそれぞれ接続される第１、第２のインターフェース８０、８６と、ホストから与えられる幾何学演算を処理するための幾何学演算コア７０とを含む。 - 特許庁

Meanwhile, the trace memory part 42 regularly monitors a trace memory 43 for free space, and gives, before the free space is used up, an instruction to a debug module control part 41 to stop the operation of a processor core 20.例文帳に追加

一方、トレースメモリ制御部４２は、トレースメモリ４３の空き領域を常に監視し、空き領域がなくなる前に、デバッグモジュール制御部４１に、プロセッサコア２０の動作を停止させるための指示を出す。 - 特許庁

In each processor core, since the assigned numbers of carrier particles are the same, calculation times relevant to the carrier particles are the same, but, since the assigned numbers of toner particles are different, calculation times relevant to the toner particles are different.例文帳に追加

各プロセッサコアは、キャリア粒子の割当数は同じであるのでキャリア粒子に関する計算時間は同じであるが、トナー粒子の割当数が異なるのでトナー粒子に関する計算時間が異なる。 - 特許庁

To provide an image processor equipped with a multi-core CPU to efficiently operate a plurality of PDL (Page Description Language) analysis modules in parallel, and an image processing method, an image processing program and a recording medium.例文帳に追加

本発明は、マルチコアＣＰＵを搭載して複数のＰＤＬ解析モジュールを効率的に並列動作させる画像処理装置、画像処理方法、画像処理プログラム及び記録媒体に関する。 - 特許庁

A processor is provided that comprises: a bus which detects whether an architecture event has occurred within a core; and a power unit which executes power sequence in response to the occurrence of the event.例文帳に追加

本発明は、アーキテクチャイベントがコア内で発生したか検出するバスと、前記アーキテクチャイベントの発生に応答して、電力シーケンスを実行させる電力ユニットとを有するプロセッサを提供する。 - 特許庁

A method for routing packets in a multi-core processor including multiple cores connected by an on-chip network includes identifying ports that are incorrect while routing the packet.例文帳に追加

１つの実施形態において、オンチップネットワークによって接続された複数のコアを含むマルチコアプロセッサにおけるパケットのルーティング方法は、パケットのルーティング中に、不正であるポートを同定することを含む。 - 特許庁

Cores in a many-core processor are periodically tested to obtain dynamic profiles including trend information on its maximum operating frequency, power consumption, power leakage, functional correctness, and other parameters.例文帳に追加

多コア・プロセッサ中のコアは、最大動作周波数、電力消費、電力リーク、機能的な正しさおよびその他のパラメータについての傾向情報を含む動的プロファイルを取得するために定期的に試験される。 - 特許庁

The operation device 6 obtains the flow rates in the detector protection tubes from the flow velocities obtained with the data processor 5 and the areas in the detector protection tubes stored in advance and calculates core flow rates.例文帳に追加

演算装置６ではデータ処理装置５で求めた流速と予め記憶しておいた検出器保護管内断面積から検出器保護管内流量を求めると共に、炉心流量を算出する。 - 特許庁

The processor 107 controls an error data not to output the error data from the PE with the generated error to the external memory 145, and the PE matrix reset control part 121 invalidates all the data in the PE matrix core.例文帳に追加

プロセッサ１０７はエラーが発生したＰＥから外部メモリ１４５へエラーデータが出力されないよう制御し、ＰＥマトリックスリセット制御部１２１はＰＥマトリックスコア内の全データを無効化する。 - 特許庁

A provider 6 that acts like a core of the network connection system can freely provide various software programs used for exchanging various sets of information with the information processor 5 of the manager side via the Internet.例文帳に追加

ネットワーク接続システムの中核であるプロバイダ業者６は、管理者側の情報処理装置５に、各種情報の交換を行うための各種ソフトウエアをインターネットを介して提供自在である。 - 特許庁

This invention provides a processor including a bus for detecting whether an architectural event occurs in a core or not, and a power unit for performing power sequence in response to the occurrence of the architectural event.例文帳に追加

本発明は、アーキテクチャイベントがコア内で発生したか検出するバスと、 前記アーキテクチャイベントの発生に応答して、電力シーケンスを実行させる電力ユニットとを有するプロセッサを提供する。 - 特許庁

When the registers are continuously restored from the stack, the memory control device forcibly clears a dirty bit on a hit cache entry simultaneously with the reading of data from the cache memory by the processor core.例文帳に追加

又メモリ制御装置はスタックからの連続的なレジスタ復帰時に、プロセッサコアがキャッシュメモリからデータを読出すと同時に、ヒットしたキャッシュエントリ上のダーティビットを強制的にクリアすることを実現する。 - 特許庁

In the processor core, an instruction result latency register 72 for regulating latency until a result from the instruction issuing of the unit 73 becomes usable is provided to prevent the contention of output ports.例文帳に追加

プロセッサコア内に、特殊用途命令演算器７３の命令発行から結果が利用可能になるまでのレイテンシを規定する命令結果レイテンシレジスタ７２を設けて出力ポートの競合を防ぐ。 - 特許庁

The operation processor preferably includes a CPU core for outputting an access request to the semiconductor storage device, and a memory control part for controlling a state of the semiconductor storage device.例文帳に追加

前記演算処理装置は、前記半導体記憶装置に対するアクセス要求を出力するＣＰＵコアと、前記半導体記憶装置の状態を制御するメモリ制御部とを含むことが好ましい。 - 特許庁

In the multiprocessing system including a plurality of processor cores operated based on coherent multiprocessing, each core includes a cache memory for storing local copies of data values in a coherent memory area.例文帳に追加

コヒーレント多重処理に基づいて動作する複数のプロセッサコアを含む多重処理システムにおいて、それぞれのコアはコヒーレントメモリ領域内のデータ値のローカルコピーを格納するキャッシュメモリを含んでいる。 - 特許庁

This programmable controller is provided with a dedicated processor core 1' for executing a sequence command, a command memory 4 storing the sequence command, and data memories 5a, 5b serving as working areas during the execution of the sequence command.例文帳に追加

プログラマブルコントローラは、シーケンス命令を実行する専用プロセッサコア１′とシーケンス命令を格納した命令メモリ４とシーケンス命令の実行中に作業領域となるデータメモリ５ａ，５ｂとを備える。 - 特許庁

To obtain a power saving function with the performance of keeping consistency in a coherent multiprocessing system including cache copies of data values by bringing a processor core into a nonactive state by power-down while a memory access management unit performs a consistency management operation without requiring the operation of the processor core in the active state of a cache memory for storing data values which needs to keep the consistency.例文帳に追加

この発明は、データ値のキャッシュコピーを含むコヒーレント多重処理システムにおいて、一貫性維持を必要とするデータ値を格納するキャッシュメモリがアクティブ状態であって、プロセッサコア自体の動作を必要とせずにメモリアクセス管理ユニットが一貫性管理動作を行う間、プロセッサコアをパワーダウンして非アクティブ状態にすることにより、一貫性を維持する能力と共に節電機能を実現する。 - 特許庁

The communication emulation means is configured to emulate the communication interface not by placing a processor core which is not used by a user in the plurality of CPU cores under the control of the OS but by using it as an exclusive core which can be freely used by the BIOS, and by using a part of main storage devices as a communication area instead of the communication interface.例文帳に追加

通信エミュレート手段は、複数のＣＰＵコアの内のユーザが使用しないプロセッサコアをＯＳの支配下に置かずにＢＩＯＳが自由に使用できる専用コアとして使用すると共に、主記憶装置の一部を通信インターフェースの代わりの通信領域として使用することにより、通信インターフェースをエミュレートする。 - 特許庁

Terminals for vertical drive system signals (ϕV1-ϕV4), horizontal drive system signals, and video output signals of the solid-state imaging element 10 are connected to the video processor 24 via the core wires of co-axial wires 33, 34-40.例文帳に追加

固体撮像素子１０の垂直駆動系信号（φＶ１〜φＶ４）、水平駆動系信号、ビデオ出力信号用の端子は、同軸線３３，３４…４０の芯線を介してビデオプロセッサ２４に接続される。 - 特許庁

The optical information processor has the optical waveguide 1, and a light incidence means for making the light incident on the core layer 4 of the waveguide 1, and light receiving means for receiving the light emitted from the layer 4.例文帳に追加

本発明の光導波路１と、この光導波路１のコア層４に光を入射させる光入射手段と、コア層４からの出射光を受け入れる受光手段とを有する、光情報処理装置。 - 特許庁

When the processor core model of a data transmission destination executes a load instruction for reading out transmission data from the memory model, the endian-dependent code detection unit determines whether the load instruction is an endian-dependent code or not based on the read size.例文帳に追加

エンディアン依存コード検出部は、データ転送先のプロセッサコアモデルがメモリモデルから転送データを読み出すロード命令を実行したとき、リードサイズに基づいてロード命令がエンディアン依存コードであるか否かを判定する。 - 特許庁

Since the interlock mechanism is diverted to realize a processing execution completion waiting mechanism for the built-in accelerators, it is possible to easily reduce useless power consumption of the processor core while the built-in accelerators executes processing.例文帳に追加

インターロック機構を流用して内蔵アクセラレータに対する処理実行完了待ち機構を実現しているため、内蔵アクセラレータの処理実行中におけるプロセッサコアの無駄な消費電力を容易に削減できる。 - 特許庁

To schedule tasks and to efficiently perform processing, considering both the increase of processing delay due to a load on CPU cores and the increase of the latency time for the processing due to the increase of a communication time, in a multi-core processor system.例文帳に追加

マルチコアプロセッサシステムにおいて、ＣＰＵコアの負荷による処理遅延の増加と、通信時間増加による処理の待ち時間の増加の両者を考慮して、タスクのスケジューリングをおこない、処理化の効率化をおこなう。 - 特許庁

A parallel array architecture for a graphics processor includes: a multithreaded core array including a plurality of processing clusters, each processing cluster including at least one processing core for executing a pixel shader program that generates pixel data from coverage data; a rasterizer for generating coverage data for each of a plurality of pixels; and pixel distribution logic for distributing the coverage data from the rasterizer to one of the processing clusters in the multithreaded core array.例文帳に追加

グラフィックスプロセッサの並列アレイアーキテクチャは、複数の処理クラスタを含み、各処理クラスタがカバレッジデータから画素データを生成するピクセルシェーダープログラムを実行する少なくとも１個の処理コアを含む、マルチスレッド型コアアレイと、複数の画素のうちの１画素毎にカバレッジデータを生成するラスタライザと、ラスタライザからマルチスレッド型コアアレイ中の処理クラスタのうちの１つにカバレッジデータを配信する画素分配ロジックとを含む。 - 特許庁

In addition to an execution core containing a fetch/decoding means, an arithmetic logic unit (ALU) and a general-purpose register group, a processor has a multimedia extension (MMX) register 58 and an SIMD extension instruction (SSE and SSE2) register 60.例文帳に追加

プロセッサに、フェッチ／復号化手段と、算術論理演算ユニット（ＡＬＵ）及び汎用レジスタ群を含む実行コアに加え、マルチメディア拡張（ＭＭＸ）レジスタ５８およびＳＩＭＤ拡張命令（ＳＳＥ及びＳＳＥ２）レジスタ６０を備える。 - 特許庁

When an exception detection processing part 16 detects the generation of exceptional processing, a clock stop controlling part 12 copies the 1 of the F/F 13 to an F/F 14, and sets 0 in the F/F 13, and supplies the clock CLK to the processor core 11.例文帳に追加

例外検出処理部１６が例外処理発生を検出するとクロック停止制御部１２はＦ／Ｆ１３の１をＦ／Ｆ１４へコピーし、Ｆ／Ｆ１３に０を設定しクロックＣＬＫをプロセッサコア１１へ供給する。 - 特許庁

To provide a multi-core processor, along with an engine control apparatus using the same, for processing at a higher speed by dividing the process, even with such process as requires sequential calculation, for example, power train control of vehicles.例文帳に追加

本発明は、例えば車両のパワートレーン制御のようなシーケンシャルな演算処理が必要な処理に対しても、処理を分割して高速化できるマルチコアプロセッサ及びこれを用いたエンジン制御装置を提供することを目的とする。 - 特許庁

When an actuation signal is sent from a mobile internal information gathering device 2, a status information gathering program 105B is actuated to gather and stores status information on the processor core 100 and a peripheral device in the nonvolatile memory 105.例文帳に追加

携帯可能な内部情報収集装置２から起動信号が送信されると、ステータス情報採取プログラム１０５Ｂが起動し、プロセッサコア１００及び周辺デバイスのステータス情報を採取して、不揮発メモリ１０５に記憶する。 - 特許庁

The signal processor 35 compares the measured characteristic frequency with the characteristic frequency of the reactor core spray piping 4 in a state that any crack does not exist at the inspection object site, and diagnoses the presence/absence of the crack at the inspection object site.例文帳に追加

信号処理装置３５は、測定された固有振動数と検査対象部位にき裂が存在しない状態における炉心スプレイ配管４の固有振動数とを比較し、検査対象部位におけるき裂の有無を診断する。 - 特許庁

The core processor logic loads the first new instruction from the patch table into the patch buffer, stores the first replacement cache line from the patch buffer into the lockable cache, and locks the first replacement cache line into the lockable cache.例文帳に追加

該コアプロセッサ論理は、第一新命令を該パッチテーブルから該パッチバッファ内にロードし、該第一置換キャッシュラインを該パッチバッファから該ロック可能なキャッシュ内に格納し、且つ該第一置換キャッシュラインを該ロック可能なキャッシュ内にロックさせる。 - 特許庁