「processor core」に関連した英語例文の一覧と使い方(7ページ目) - Weblio英語例文検索

To properly perform user management for a log-in process and user management about the operation authority of information processor in an information processing system where a core server and the plurality of information processors are networked.例文帳に追加

基幹サーバと複数台の情報処理装置とがネットワークで接続された情報処理システムにおいて、ログイン処理のためのユーザ管理と、情報処理装置の操作権限に関するユーザ管理とを適切に行なえるようにする。 - 特許庁

To provide a segmented region management method by which calculation loads of each processor are equalized, granularity is raised and a program about a communication queue is easily created when the reactor core is analyzed by parallel computation by a plurality of processors.例文帳に追加

複数のプロセッサによる並列計算で炉心解析を行う際に、各プロセッサの計算負荷を均等にし、粒度を上昇させ、しかも通信キューについてのプログラム作成が容易な分割領域管理方法を提供する。 - 特許庁

This processor 1 equipped with a plurality of cores has: an interrupt processing exclusive core 20 to be used only for interrupt processing; normal cores 11 to 1n for outputting interrupt requests when an interrupt factor is generated; and an interrupt control part 30 for assigning processing related with interrupt to the interrupt processing exclusive core 20 when accepting the interrupt request.例文帳に追加

複数のコアを備えたプロセッサ１であって、割込み処理にのみ用いられる割込み処理専用コア２０と、割込みの要因が発生すると、割込み要求を出力する通常コア１１〜１ｎと、割込み要求を受け付けると、割り込みに関する処理を割込み処理専用コア２０に割り当てる割込み制御部３０とを備えた。 - 特許庁

The image processor comprises a reader section 1, a printer section 2 and a controller 3 and when a user inputs encoded image data while specifying the time of completing output from the image processor, a core section 10 in the controller 3 calculates and stores an output starting time and a time means monitors the time so that output is started at the output starting time.例文帳に追加

リーダ部１とプリンタ部２と制御装置３からなる画像処理装置で、ユーザより画像処理装置の出力完了時刻を指定してコード化された画像データを入力したときは制御装置３に備えたコア部１０の制御により、出力開始時刻を計算して記憶し、時間手段より時間監視し出力開始時刻に出力を開始する。 - 特許庁

To provide an efficient deciding method for deciding which component is to obtain the control for an external port because the external port is a limited resource and commonly used by a direct memory access (DMA) control device and a processor core.例文帳に追加

外部ポートは制限された資源で、直接メモリアクセス（ＤＭＡ）制御装置及び処理装置コアが共用しなければならず、従ってどの構成部分が外部ポートの制御を取得すべきかを決定する効率的な裁定方法を与える。 - 特許庁

An issuing check block 20 issues a data read request due to the cache miss to the main storage from an issuing control circuit 50 and registers the information of the request in a request buffer circuit 30, when the cache miss occurs at the time when a load request is received from a processor core.例文帳に追加

プロセッサコアからのロードリクエスト時にキャッシュミスが生じた場合、発行チェックブロック20はそのキャッシュミスによるデータ読み出しのリクエストを発行制御回路50から主記憶に発行し、そのリクエストの情報をリクエストバッファ回路30に登録する。 - 特許庁

The programmable controller is provided with an integrated circuit 10a for integrating an exclusive processor core 1' for performing sequence command, a command memory 4 for storing the sequence command and a data memory 5 being a working area during the performance of the sequence command into one chip.例文帳に追加

プログラマブルコントローラは、シーケンス命令を実行する専用プロセッサコア１′とシーケンス命令を格納した命令メモリ４とシーケンス命令の実行中に作業領域となるデータメモリ５とを１チップに集積した集積回路１０ａを備える。 - 特許庁

An information processor for providing a master form for a characteristic sentence is provided to permit a user to apply a noun, which is a core in a sentence to be created by the user, to a category (noun of a basic word) of this device.例文帳に追加

上記課題を解決するために、利用者が作成しようとする文において核となる名詞を利用者が本装置のカテゴリー（基本語の名詞）に当てはめることによって、特徴的な文の原型を提供する情報処理装置を提供する。 - 特許庁

A first profile obtaining section (24) counts execution times of control operation by a cache control section (23) each combination of the process identifying information for the implementation target process of the central processing unit (21) and process identifying information sent from the other processor core.例文帳に追加

第１プロファイル取得部（２４）は、中央処理装置（２１）の実行対象処理の処理識別情報および別のプロセッサコアから送信された処理識別情報の組み合わせ毎に、キャッシュ制御部（２３）による制御動作の実施回数をカウントする。 - 特許庁

That is, the plurality of image data directly image-processed by the multi-core processor 21 are output through a plurality of image memories 51 to 54 and a plurality of output I/F 55 to 58 in parallel without using the GPU of a video card.例文帳に追加

すなわち、ビデオカードのＧＰＵを用いることなく、マルチコアプロセッサ２１によって直接的に画像処理された複数の画像データを、複数の画像メモリ５１〜５４および複数の出力Ｉ／Ｆ５５〜５８を介して並列的に出力する。 - 特許庁

A moving picture processor 100 has a CPU 101 which has a plurality of cores, a dividing part 112 which divides input stream pictures into even image areas, an assignment part 113 which assigns each of the divided image areas to each core, and a controller 114 which controls so as to allow each core to execute decode and scaling for the assigned image area.例文帳に追加

動画像処理装置１００は、コアを複数個有するＣＰＵ１０１と、入力ストリームのピクチャを、均等な画像領域毎に分割する分割部１１２と、分割された画像領域それぞれを、コア毎に割り当てる割当部１１３と、割り当てた画像領域のデコード及びスケーリングを、各コアのそれぞれが実行するよう制御する制御部１１４と、を備える。 - 特許庁

To efficiently achieve data processing by reducing an idle time concerning a multi-core system by applying a data processor, a data processing method, the program of the data processing method and a recording medium for recording the program of the data processing method to, for example, an optical disk device.例文帳に追加

本発明は、データ処理装置、データ処理方法、データ処理方法のプログラム及びデータ処理方法のプログラムを記録した記録媒体に関し、例えば光ディスク装置に適用して、マルチコアシステムに関して、空き時間を低減して効率良くデータ処理する。 - 特許庁

The secure assist 80 has a public key system processing function and an authentication processing function, receives an issue command of a program executed by a processor core 10 through a public IF, and performs settings/control of the secure pipe 60 and the secure DMA 70 through the secure bus 90.例文帳に追加

セキュアアシスト８０は、公開鍵系処理機能と認証処理機能を備え、プロセッサコア１０により実行されるプログラムの発行コマンドを公開ＩＦ経由で受け取り、セキュアバス９０を介してセキュアパイプ６０及びセキュアＤＭＡ７０の設定／制御を行う。 - 特許庁

This data processor 100 is connected to an external device via a system bus, and has an MPU core part 101 for operating according to an internal clock formed according to an external clock, an operand access part 102, a command fetch part 104, and an external bus interface part 106.例文帳に追加

データ処理装置１００はシステムバスを介して外部装置に接続され、外部クロックに応じて生成された内部クロックに応じて動作するＭＰＵコア部１０１、オペランドアクセス部１０２、命令フェッチ部１０４、及び外部バスインターフェース部１０６を備えている。 - 特許庁

To provide a programmable state machine built in a core of a network processor (NP) for monitoring the utilization rate of various processing elements in the NP and controlling the power states of the respective elements as a function of the past utilization rate and an estimated utilization rate.例文帳に追加

ネットワーク・プロセッサ（ＮＰ）における種々の処理エレメントの使用率をモニタし且つ過去の使用率及び予測される使用率の関数として各エレメントの電力状態を制御するためにそのＮＰのコアに組み込まれたプログラム可能状態マシンを提供する。 - 特許庁

When notifying other processor core of occurrence of data update in a cache memory (22) caused by a central processing unit (21), a data update notifying section (22a) sends address information of update target data and process identifying information for an implementation target process of the central processing unit (21).例文帳に追加

データ更新通知部（２２ａ）は、中央処理装置（２１）によるキャッシュメモリ（２２）のデータ更新の発生を別のプロセッサコアに通知する際、更新対象データのアドレス情報および中央処理装置（２１）の実行対象処理の処理識別情報を送信する。 - 特許庁

The processing can be changed flexibly in each of the processor core, according to an executed software, and a description of a program is simplified because a program comprising three main steps of acquisition of a processing objective data, execution of set processing and an output of a processed result.例文帳に追加

また、各プロセッサコアにおいては、実行するソフトウェアにより、柔軟に処理を変更可能であると共に、処理対象データの取得、設定された処理の実行、処理結果の出力の３つの主要なステップからなるプログラムを実行すれば良いため、プログラムの記述を簡単なものとすることができる。 - 特許庁

To simplify a control part and increase the processing speed in a processor such as a CPU core by switching a data transmission route to an arithmetic logic unit to a bypass route and avoiding the occurrence of a resister conflict phenomenon without using a bypass control logic circuit.例文帳に追加

ＣＰＵコア等のプロセッサにおいて、バイパス制御用論理回路を用いることなく、算術論理ユニットへのデータ伝送経路をバイパス用の経路に切り換えて、レジスタ・コンフリクト現象の発生を回避することができるようにして、制御部の簡略化と処理の高速化を図る。 - 特許庁

A device for preparing and editing a reactor core template for the nuclear fuel includes a graphical user interface 12, and a processor 14 for controlling the graphical user interface 12 to selectively populate the loading map, by the user, with fuel bundles existing in the at least one fuel pool.例文帳に追加

核燃料の炉心テンプレートを作成し且つ編集する装置はグラフィカルユーザインタフェース（１２）と、ユーザが少なくとも１つの燃料プールの中に存在する燃料バンドルによって装荷マップを選択的にポピュレートすることを可能にするためにグラフィカルユーザインタフェース（１２）を制御するプロセッサ（１４）とを含む。 - 特許庁

The processor core includes an exception processing module 15 having a selection function 21 selecting, in the event of an exception, a hardware break function 28 stopping the progress of a program or a handler function 29 executing a routine coping with the exception based on external inputs 16 and/or 17.例文帳に追加

例外の発生により、プログラムの進行を停止するハードウェアブレーク機能２８と、その例外に対処するルーチンを実行するハンドラ機能２９とを、外部入力１６および／または１７に基づき選択する選択機能２１を備えた例外処理モジュール１５を有するプロセッサコアを提供する。 - 特許庁

A reconfigurable processor 1000 comprises a CPU core 1001, a control circuit 1002, a plane 1003 to which a circuit configuration for functioning in a general mode is written; a plane 1004 to which a circuit configuration necessary for return to the general mode in a power-saving mode is written, and a control circuit 1005.例文帳に追加

リコンフィギュアラブル・プロセッサ１０００は、ＣＰＵコア１００１、制御回路１００２、通常モードで機能させるための回路構成が書き込まれるプレーン１００３、省電力モード時に通常モードへの復帰に必要な回路構成が書き込まれるプレーン１００４、制御回路１００５を備える。 - 特許庁

A digital signal processor DSP for performing decoding is provided with an extended core having a transition metric calculation unit 153 for calculating transition metric value of encoder trellis(ET) for outputting to storages 101, 102 of the DSP, and for outputting to a unit 154 for performing Log-MAP add-compare-select operation.例文帳に追加

復号化を行なうディジタル信号プロセッサＤＳＰが、ＤＳＰの記憶装置１０１、１０２への出力、またＬｏｇ−ＭＡＰ加算−比較−選択ユニット１５４への出力のために、エンコーダトレリス（ＥＴ）の遷移メトリック値計算ユニット１５３を有する拡張コアを備える。 - 特許庁

To provide a vehicle control device for maintaining the synchronicity of a plurality of data when exchanging the data between respective operation parts without spoiling the advantage of a multi-core processor in which each operating part performs parallel processing of a program for improving processing efficiency.例文帳に追加

プログラムを各演算部で並列処理することにより処理効率を向上するマルチコアプロセッサの利点を損なうことなく、各演算部間で複数のデータのやり取りを実行する際に、複数のデータの同時性を維持することができる車両制御装置を提供する。 - 特許庁

A DMAC 100 stores data output from the ASRC 11 in a FIFO 131X (131Y) and performs DMA transfer from the FIFO 131X (131Y) to a local memory 200X (200Y) using a period when the DMAC 100 is not accessed by the processor core 300X (300Y).例文帳に追加

ＤＭＡＣ１００は、ＡＳＲＣ１１が出力したデータをＦＩＦＯ１３１Ｘ（１３１Ｙ）に蓄積し、プロセッサコア３００Ｘ（３００Ｙ）からのアクセスが行われていない期間を利用して、ＦＩＦＯ１３１Ｘ（１３１Ｙ）からローカルメモリ２００Ｘ（２００Ｙ）へのＤＭＡ転送を行う。 - 特許庁

The CPU has a processor core 10, a DMA controller 11, a register 13 and a counter 14 for measuring the time of access to the external bus and two AND circuits 17a and 17b for issuing a write signal 123 and a read signal 124 to the external bus at timing of access to the external bus.例文帳に追加

ＣＰＵは、プロセッサコア１０、ＤＭＡコントローラ１１、外部バスへのアクセス時間を計測するレジスタ１３とカウンタ１４、外部バスへの書き込み信号１２３と読み出し信号１２４を外部バスへのアクセスのタイミングで発行する二つのＡＮＤ回路１７ａ、１７ｂを有する。 - 特許庁

The multi-core processor MCP' includes two or more cores C1', C2', C3'; an external communication facility ECF' that is shared by the cores and is capable of communicating with one of the cores at a time; and an internal communication facility ICF' capable of communicating simultaneously with each of the cores.例文帳に追加

マルチコアプロセッサＭＣＰ’は、２つ以上のコアＣ１’，Ｃ２’，Ｃ３’と、２つ以上のコアによって共用され、一度に２つ以上のコアのうちの１つと通信可能な外部通信機器ＥＣＦ’と、２つ以上のコアのそれぞれと同時に通信可能な内部通信機器ＩＣＦ’と、を含む。 - 特許庁

The asynchronous processor core (11) dispenses with a global clock and operates under autonomous or heteronomous distributed control of minimum functional circuits, so that it is not necessary to perform timing design and operation verification at any operating points on the assumption of delay under the worst conditions of all elements and wiring.例文帳に追加

非同期プロセッサ・コア（１１）はグローバル・クロックを不要とし、最小機能回路の自律的又は他律的な分散制御で動作するため、全ての素子と配線における最悪条件下のディレイを前提にした全動作点におけるタイミング設計と動作検証を行う必要がない。 - 特許庁

The information processing apparatus provided with the plurality of processor cores includes a means for allocating the processing target of each processor core in each first continuous components in data having structure wherein first components whose size is not fixed are continuously arrayed and a bit string indicating the start of the first components is included in the first components.例文帳に追加

複数のプロセッサコアを備えた情報処理装置であって、サイズが固定されない第一の構成要素が連続して配列され、前記第一の構成要素には当該第一の構成要素の開始を示すビット列が含まれる構造を有するデータについて、連続する前記第一の構成要素ごとに、各プロセッサコアの処理の対象を割り当てる割り当て手段を有することにより上記課題を解決する。 - 特許庁

For the ultrasonic probe 10, wiring 14 connecting each of N pieces of ultrasonic transducers 13 and a processor unit 11 is gathered by a group to be connected to the same multiplexer (MUX) 17 among n pieces of MUXs 17 provided in the processor unit 11 for selectively switching the ultrasonic transducer 13 to be driven from the N pieces of the ultrasonic transducers 13 and housed in a multi-core shield cable 15.例文帳に追加

超音波プローブ１０は、Ｎ個の超音波トランスデューサ１３の各々とプロセッサ装置１１を繋ぐ配線１４を、プロセッサ装置１１に設けられた、Ｎ個の超音波トランスデューサ１３の中から駆動させる超音波トランスデューサ１３を選択的に切り替えるｎ個のマルチプレクサ（ＭＵＸ）１７のうち、同一のＭＵＸ１７に繋がれるグループで纏めて多芯シールドケーブル１５に収容している。 - 特許庁

This evaluation microprocessor constituted by a variable logic device 36 has a test interface unit 80 for connecting a first user logic 25 to the CPU bus 20 coupled with a processor core, and connecting them to an external evaluation controller 7, and user interface units 23, 24 capable of connecting the CPU bus to a target system.例文帳に追加

可変論理デバイス（３６）で構成される評価用マイクロプロセッサは、プロセッサコアが結合するＣＰＵバス（２０）に第１ユーザロジック（２５）を接続し、それらを外部の評価用コントローラ（７）に接続するテストインタフェースユニット（８０）と、ＣＰＵバスをターゲットシステムへ接続可能にするユーザインタフェースユニット（２３，２４）とを有する。 - 特許庁

The interlock mechanism operates to insure the normality of processing result of pipeline processing and also stops and restarts the pipeline processing in response to a processing execution start and processing execution completion of the built-in accelerators, respectively when the built-in accelerators execute processing and there is no processing to be executed by the processor core.例文帳に追加

インターロック機構は、パイプライン処理の処理結果の正当性を保証するために動作するうえに、内蔵アクセラレータにより処理が実行されかつプロセッサコアにより実行されるべき処理がない場合、内蔵アクセラレータの処理実行開始および処理実行完了にそれぞれ応答してパイプライン処理を停止および再開させる。 - 特許庁

The processor includes: a program selection unit 12 for selection a program to be activated from a plurality of programs in response to a state of input of a reset signal; a register 13 for storing a selection result of the program selection unit 12; and a CPU core 11 for performing processing to switch the program to be activated on the basis of the selection result.例文帳に追加

プロセッサは、リセット信号の入力の状態に応じて、複数のプログラムの中から起動すべきプログラムを選択するプログラム選択部１２と、プログラム選択部１２の選択結果を記憶するレジスタ１３と、選択結果に基づいて、起動するプログラムを切り替える処理を行うCPUコア１１とを有する。 - 特許庁

A DMA transfer determination part 8 outputs DMA transfer rate correction information to a DMA controller part 4 by using, as input information, the start time information on execution task, dead line time information, and calculation time information sent from the processor core part 2, and DMA transfer rate information sent from a DMA transfer rate storage part 7.例文帳に追加

ＤＭＡ転送判定部８は、プロセッサコア部２により与えられる実行タスクのスタートタイム情報と、デッドラインタイム情報と、演算時間情報と、ＤＭＡ転送レート記憶部７より与えられるＤＭＡ転送レート情報を入力として、ＤＭＡ転送レート修正情報をＤＭＡコントローラ部４に出力する。 - 特許庁

To improve processing efficiency by shortening a wait time in performing read access to an external device as regards a processor equipped with a DSP core including a CPU or a DSP, and connected via a bus controller to an external bus, and configured to perform the read access to the external device connected to the external bus.例文帳に追加

本発明はＣＰＵまたはＤＳＰを含むＤＳＰコアを備えバスコントローラを介して外部バスと接続され，外部バスに接続された外部装置に対してリードアクセスを行うプロセッサに関し，外部デバイスにリードアクセスを行う際のウエイト時間を短縮して処理能率を向上することを目的とする。 - 特許庁

The packet processing engine includes (a) a network processor for sniffing packets to analyze traffic, and (b) a core engine for processing packets which includes means for extracting protocols to build protocol analysis data on a protocol level as well as on an application level and means for protocol-based analysis of the packets.例文帳に追加

そのパケットエンジンは、（ａ）パケットをスニフしてトラフィックを解析するネットワークプロセッサと、（ｂ）パケット処理のためのコアエンジンであって、プロトコルレベルとアプリケーションレベルとにおいてプロトコル解析データを構成するためにプロトコルを抽出する手段と、パケットのプロトコルベースの解析手段とを有するコアエンジンとを有するパケット処理エンジンを有する。 - 特許庁

Support for a plurality of extension units and/or a plurality of execution pipes within each extension unit, multi-cycle execution latencies and different execution latencies between or within the extension units, extension instruction predicates, and for handling result save/restore on the processor core install and the interrupt is included.例文帳に追加

複数個の拡張ユニット及び／又は各拡張ユニット内の複数個の実行パイプ、マルチサイクル実行レイテンシー及び拡張ユニット間又はその中における異なる実行レイテンシー、拡張ユニット命令述語、及びプロセッサコアストール及びインタラプトに関する結果保存／回復を取扱うためのサポートが包含されている。 - 特許庁

The intermediate code execution system 1 comprises a processor 10, a main memory 12, an internal memory 15 faster than the main memory 12, and a coprocessor 16 which speeds up the execution of an intermediate code, and executes a command which cannot use the coprocessor 16 by utilizing a core module 21 and a sub-module 21b stored in the internal memory 15.例文帳に追加

中間コード実行システム１は、プロセッサ１０と、メインメモリ１２と、メインメモリ１２よりも高速な内蔵メモリ１５と、中間コードの実行を高速化するコプロセッサ１６とを備え、コプロセッサ１６を利用することができない命令を内蔵メモリ１５に格納されたコアモジュール２１およびサブモジュール２１ｂを利用して実行する。 - 特許庁

The image processor for translating a multilevel image into a binary image of a smaller pixel size calculates the number of micro pixels to be painted out based on the pixel value of a remarked pixel and makes a decision whether the pattern of the micro pixels to be painted out in correspondence with that remarked pixel is a sub-pattern or a core pattern based on the paint-out pattern of the processed peripheral pixel.例文帳に追加

多値画像をより画素サイズの小さい２値画像へ変換する画像処理装置に、注目画素の画素値に基づいて、塗潰す微画素の数を算出させるとともに、その注目画素に対応して塗潰す微画素の塗潰しパターンがサブパターンであるか、コアパターンであるかを処理済み周辺画素の塗潰しパターンに基づいて判定させる。 - 特許庁

In the VLIW system processor core having a function of restoring a compression instruction and executing it, at the processing stage of restoring the compression instruction, a part where NOP instruction is inserted is detected based on the instruction position information, and a decode circuit and an execution circuit corresponding to the part are made inactive by interrupting an operation clock, for example.例文帳に追加

圧縮命令を復元して実行する機能を有したＶＬＩＷ方式のプロセッサコアにおいて、圧縮命令を復元する処理ステージに命令位置情報に基づきＮＯＰ命令が挿入されていた箇所を検出して、その箇所に対応するデコード回路と実行回路とを例えば動作クロックを断つなどして非アクティブにするようにした。 - 特許庁

This ROM patching device includes (1) a patch buffer for storing a first replacement cache line containing a first new instruction suitable for replacing at least a portion of the codes in the ROM, (2) a lockable cache, and (3) a core processor logic operable to read from an associated memory a patch table containing a first table entry.例文帳に追加

本発明に基づくＲＯＭパッチング装置は、（１）ＲＯＭ内のコードの少なくとも一部を置換するのに適した第一新命令を包含する第一置換キャッシュラインを格納するパッチバッファ、（２）ロック可能なキャッシュ、（３）第一テーブルエントリを包含するパッチテーブルを関連するメモリから読取るべく動作可能なコアプロセッサ論理を有している。 - 特許庁

In a multi-core processor, an ID of a task implicitly created by a "set render target" command is received, and associated with a "draw" call task practically bringing hardware work following the implicitly created task to obtain the duration of the whole task group of implicitly created tasks and visualize the duration together with dependence relation among the tasks.例文帳に追加

マルチコアプロセッサにおいて、ｓｅｔ ｒｅｎｄｅｒ ｔａｒｇｅｔコマンドによって黙示的に生成されるタスクのＩＤを受信し、前記黙示的に生成されるタスクに続いて、実際にハードウェアでのワークをもたらすｄｒａｗ呼出しタスクと関連付けることより、黙示的に生成されたタスク群全体の継続時間を得て、タスク間の依存関係とともに可視化する。 - 特許庁

In a liquid processor having a discharge tube emitting an ultraviolet ray to a processing liquid arranged in a processing liquid passage from an inflow port of a liquid to be processed to an outflow port and passing through the passage, the discharge tube is formed in a tubular shape having a cavity penetrating the inside, and a ferrite core on which a plurality of induction coils are wound is arranged in the cavity.例文帳に追加

被処理液体の流入口から流出口に至る処理液体流路に配設されて前記流路を通る処理液体に対して紫外線を照射する放電管を有する液体処理装置において、前記放電管を内部を貫通する空洞部を有してなる筒状に形成し、該空洞部内に誘導コイルを巻き回したフェライトコアを配置する。 - 特許庁

Each processor core 102 is provided with tile memories 112, 113, 114, 115 for components SS, DS, SD, DD for reversible wavelet transformation, code memories 122, 123, 124 for the components DS, SD, DD, three sets of context models 116, 117, 118 that are operated independently, and FSM coders 119, 120, 121 to conduct parallel coding and decoding.例文帳に追加

各プロセッサコア１０２は、可逆ウェーブレット変換のＳＳ，ＤＳ，ＳＤ，ＤＤの各成分のためのタイルメモリ１１２，１１３，１１４，１１５とＤＳ，ＳＤ，ＤＤ成分のためのコードメモリ１２２，１２３，１２４、独立して動作する３組のコンテキストモデル１１６，１１７，１１８及びＦＳＭコーダ１１９，１２０，１２１を備え、ＤＳ，ＳＤ，ＤＤの各成分の符号化、復号化を並列に行う。 - 特許庁

The rule change part changes the rule information at determining the assignment object by the scheduling part regarding the first process of a predetermined process group, makes the scheduling part assign a succeeding process of the process group to the same processor core as the first process, and restores the rule information at determination of the assignment object by the scheduling part regarding the first process of the process group.例文帳に追加

ルール変更部は、予め決定された処理群の最初の処理に関してスケジューリング部で割り当て先が決定されるのに伴ってルール情報を変更し、スケジューリング部に処理群の後続の処理を最初の処理と同一のプロセッサコアに割り当てさせ、処理群の最後の処理に関してスケジューリング部で割り当て先が決定されるのに伴ってルール情報を復元する。 - 特許庁

When the instruction fetch part 31 tries to fetch an instruction from the instruction cache 1, a specific instruction execution control part 34 in the processor core 3 reads instruction analysis information corresponding to the instruction from the instruction analysis information storage area 13, and when the read instruction analysis information indicates that the instruction is a specific instruction, controls the operation of the instruction fetch part 31 and the instruction decoding part 32.例文帳に追加

プロセッサコア３の特定命令実行制御部３４は、命令フェッチ部３１が命令キャッシュ１から命令をフェッチするときに、その命令に対する命令解析情報を命令解析情報記憶領域１３から読み出し、その命令が特定の命令であることを読み出した命令解析情報が示しているときは、命令フェッチ部３１および命令デコード部３２の動作を制御する。 - 特許庁