「select bit」に関連した英語例文の一覧と使い方(2ページ目) - Weblio英語例文検索

An exclusive OR circuit 22 takes an exclusive OR of an initial value and an inversion bit select signal both from a table 21, output from a latch circuit 24.例文帳に追加

排他的論理和回路２２はテーブル２１からの初期値及び反転ビットセレクト信号と、ラッチ回路２４からの出力と排他的論理和をとる。 - 特許庁

The page buffer circuit of a flash memory device includes page buffers PB1 to PB2K connected to the plurality of bit line pairs BLe1..., BLo1..., respectively, and performing simultaneously read operation or program operation on the memory cells in response to bit line control signals, bit line select signals and control signals.例文帳に追加

複数のビットラインＢＬｅ１〜，ＢＬｏ１〜対の各々に１つずつ対応するよう連結され、ビットライン制御信号、ビットライン選択信号、および制御信号に応答して、前記メモリセルに対する読み出し動作またはプログラム動作を同時に実行するページバッファＰＢ１〜ＰＢ２Ｋを有する。 - 特許庁

A pixel bus latch 1 latches two pieces of 32-bit image data supplied in parallel; color multiplexers 2-1, 2-2 convert the respective 32-bit image data into 24-bit image data; and a data selector 3 alternately select each image data by changing them over to each other at every one frame time.例文帳に追加

ピクセルバスラッチ１は並列して供給される２本の３２ビットの画像データをラッチし、色多重化器２−１，２−２はその各３２ビットの画像データを２４ビットの画像データにそれぞれ変換し、データセレクタ３は１フレーム時間毎に切り替えて各画像データを順番に選択する。 - 特許庁

A second select transistor 23 is connected between the other end of the first select transistor and a bit line 15, and comprises a stack of a first conductive film 62, inter-electrode insulating film 63, second conductive film 64, and source/drain diffusion layers 65.例文帳に追加

第２選択トランジスタ２３は、第１選択トランジスタの他端とビット線１５との間に接続され、積層された第１導電膜６２と電極間絶縁膜６３と第２導電膜６４と、ソース／ドレイン拡散層６５と、を有する。 - 特許庁

Select gate lines exposed to open side walls at a bit line contact position and a source line contact position are covered with an insulating film for ion implantation, and a first conductive diffusion layer is formed for bit line contact and source line contact.例文帳に追加

ビット線コンタクト位置及びソース線コンタクト位置の開口側壁に露出した選択ゲート線を絶縁膜で覆った状態でイオン注入を行って、ビット線コンタクト及びソース線コンタクト用の第１導電型拡散層を形成する。 - 特許庁

To provide a semiconductor device which can select sub-bit lines on the data side and reference side by one work line, and can solve problems of skews, noises, operating current and area, and its sub-bit line selection method.例文帳に追加

データ側とリファレンス側との副ビット線を１本のＺワード線で選択可能とし、スキュー、ノイズ、動作電流および面積の問題を解決することができる半導体装置およびその副ビット線選択方法を提供する。 - 特許庁

A method for activating a memory includes receiving a select signal at the memory, receiving a plurality of address bits at the memory, determining whether the select signal is active, determining whether a first bit in the plurality of address bits has a first value, and activating the memory only if the select signal is active and the first bit has the first value.例文帳に追加

メモリにおいてセレクト信号を受信すること、上記メモリにおいて複数のアドレスビットを受信すること、上記セレクト信号がアクティブであるかどうかを識別すること、上記複数アドレスビットにおける第１ビットが第１値を有するかどうかを識別すること、および、上記セレクト信号がアクティブであり、上記第１ビットが上記第１値を有する場合のみ、上記メモリをアクティブにすることを含む。 - 特許庁

A temporary path select signal storage device 104 stores the path select signals 102 as many as (n) states, outputs the path select signals 104a as many as (m) states ((m)≤(n)), and changes the input bit position in accordance with the encoding restrict length for a system to which Viterbi decoding is applied, or the estimated number of coefficients for the estimate transmission line.例文帳に追加

パスセレクト信号一時記憶装置１０４は、パスセレクト信号１０２ａをｎステート分だけ記憶し、ｍステート分（ｍ＜＝ｎ）のパスセレクト信号１０４ａを出力し、ビタビ復号を行なうシステムの符号化拘束長又は想定される推定伝送路の係数の数に応じて入力ビット位置を変更する。 - 特許庁

A memory plane is divided into a plurality of data areas in a bit line direction, and sub-latches connected to connection lines are arranged for every division part of respective data areas through sub-select transistors TSL and sub-latch select transistors SLSEL which select a connection or disconnection of the connection lines connecting between adjacent respective data areas.例文帳に追加

メモリプレーンをビット線方向に複数のデータエリアに分割し、各データエリアの分割部毎に、隣り合う各データエリア間を接続する接続線の接続または非接続を選択するサブセレクトトランジスタＴＳＬ、並びにサブラッチセレクトトランジスタＳＬＳＥＬを介して上記接続線に接続されたサブラッチを設ける。 - 特許庁

To provide a gain switching circuit for executing gain switching only at particular bit locations of a burst signal so as to select a proper conversion gain in response to a level of each burst signal.例文帳に追加

バースト信号の特定のビット位置でのみ利得切り替えを実施し、各バースト信号のレベルに応じた適切な変換利得に切り替え得るようにすること。 - 特許庁

To provide a bit synchronizing circuit that can select a phase correction amount in response to a range of detecting a phase change of data with respect to a clock and a history of the phase changes.例文帳に追加

クロックに対するデータの位相変化を検出する範囲、該位相変化の履歴に応じた位相補正量を選択することが可能なビット同期回路を提供する。 - 特許庁

A buffer clear control circuit 4 changes the effective bit of the data buffer selected with the buffer select signal to an ineffective state when a data receive signal becomes effective.例文帳に追加

バッファクリア制御回路４はデータ受信信号が有効になった場合、バッファセレクト信号で選択されているデータバッファの有効ビットを無効状態に変更する。 - 特許庁

The substrate for ink jet recording head comprises a CMOS bit select circuit and input signal wiring for applying an input signal to the select circuit wherein a well layer being applied with the operation power supply voltage of a voltage operation circuit is arranged immediately under the input signal wiring.例文帳に追加

ＣＭＯＳビット選択回路とその選択回路への入力信号を印加するための入力信号配線において、入力信号配線の直下層に同電圧動作回路の動作電源電圧が印加されるウエル層を配置する。 - 特許庁

At an erasure verify time after the erasure operation, the row select circuit 3 applies 3 V to selected predetermined word lines WL and, the column select circuit 4 applies 1 V to the source side of the selected predetermined bit lines BL and 0 V to the drain side.例文帳に追加

この消去動作後の消去ベリファイ時に、行選択回路３は、選択された所定のワード線ＷＬに３Ｖ印加し、列選択回路４は、選択された所定のビット線ＢＬのソース側に１Ｖ、ドレイン側に０Ｖを印加する。 - 特許庁

The switching section 284 uses the high speed clock CLK3 from the clock conversion section 21 as a switching command to select one bit each out of the 10-bit data of the parallel form according to a predetermined order and output the one-bit data from an output terminal 284b, thus, converts the parallel data into serial data, and transmits the data to an output buffer 286.例文帳に追加

切替部２８４は、クロック変換部２１からの高速クロックCLK3を切替指令として用いることで、パラレル形式の１０ビットデータ中から１ビットずつ所定の順序に従って選択して出力端子２８４ｂから出力することで、パラレルデータをシリアル形式のデータに変換し、出力バッファ２８６に渡す。 - 特許庁

The decode circuit divides multibit input data (DIN) into at least a first bit group (LBG) and a second bit group (UBG), first sub-decode circuits (SSD0 to SSDk) respectively select one selection target signal/voltage from a selection target signal/voltage group (SIG0 to SIGk) according to the first bit group.例文帳に追加

多ビット入力データ（ＤＩＮ）を少なくとも第１のビット群（ＬＢＧ）および第２のビット群（ＵＢＧ）に分割し、第１のビット群に従って選択対象信号／電圧群（ＳＩＧ０−ＳＩＧｋ）各々から、それぞれ第１サブデコード回路（ＳＳＤ０−ＳＳＤｋ）により、１つの選択対象信号／電圧を選択する。 - 特許庁

Besides, the dividend A with an optional effective bit length in a fixed bit length and the divisor B are automatically inputted to first-stage subtracters 1(a)-1(c) by an encoder 5 and select circuits 6 and 7 and, then, an input to a partial remainder calculator after the second-stage, which is previously calculated, is adjusted by an encoder 8 and a select circuit 9.例文帳に追加

また、固定ビット長内における任意の有効ビット長の被除数Ａ、除数Ｂに対して、エンコーダ５、セレクト回路６，７により自動的に初段の減算器１（ａ）〜１（ｃ）へ入力し、また２段目以降の予め計算しておく部分剰余算出器への入力を、エンコーダ８およびセレクト回路９により調整する。 - 特許庁

It is included that before accessing to the dual port memory, the CPU sets an enable bit signal which fixes a chip select mask signal, and when carrying out the continuous access to the dual port memory, the access to the dual port memory from the CPU of another side is made to wait by the chip select mask signal.例文帳に追加

ＣＰＵはデュアルポートメモリにアクセスする前に、チップセレクトマスク信号を固定するイネーブルビット信号をセットしておき、デュアルポートメモリに対して連続アクセスした場合、チップセレクトマスク信号により他方のＣＰＵによるデュアルポートメモリへのアクセスを待たせることも含む。 - 特許庁

In a memory cell where column select signals CA1... are at L levels, the held data is read to read bit lines RBIT1..., and written again (read back) via write selectors WSLC1... and a write bit line WBIT1, and thus original stored data is maintained.例文帳に追加

一方、カラムセレクト信号ＣＡ１…がＬレベルのメモリセルは、保持データがリードビットラインＲＢＩＴ１…に読み出され、ライトセレクタＷＳＬＣ１…およびライトビットラインＷＢＩＴ１を介して再度書き込まれる（リードバックされる）ことにより、元の記憶データが維持される。 - 特許庁

Based on the random numbers, a quantum bit selection portion of the transmitter terminal device carries out different quantum measurements for quantum bits not transmitted to the receiver terminal device so as to select one quantum bit based on the quantum measurement results and random numbers.例文帳に追加

送信者端末装置の量子ビット選別部は、受信者端末装置へ送信されていない量子ビットに対し、前記乱数に基く異なる量子測定を行い、該量子測定の結果と前記乱数とに基づいて１つの量子ビットを選出する。 - 特許庁

The vocal device according to the present invention is capable of acquiring a plurality of kinds of speech selection addresses with values set to respective bits of a first (n)-bit address and a second (m)-bit address, so various speeches corresponding to various speech select addresses are pronounced.例文帳に追加

本発明の発音装置では、ｎビットの第１アドレス及びｍビットの第２アドレスにおける各ビットにたてられた値によって、複数種類の音声選択アドレスを取得することができるので、種々の音声選択アドレスに応じた種々の音声が発音される。 - 特許庁

Bit lines MBL1 to MBL6 are connected to the odd-number column wiring lines SBL1 to SBL6 among the column wiring lines, and a bias potential supply line VLS is connected to the even-number column wiring lines SVL1 to SVL5 via select transistors VLT1 to VLT5.例文帳に追加

列配線のうち奇数番目の列配線SBL1〜SBL6にはビット線MBL1〜MBL6が接続され、偶数番目の列配線SVL1〜SVL5には選択トランジスタVLT1〜VLT5を介してバイアス電位供給線VLSが接続される。 - 特許庁

Devices that select a coded area on the basis of a bit rate of a transmission channel and a motion vector detected by the image coding circuit (2) may be employed for the coded area designation units.例文帳に追加

符号化領域指定器としては、伝送路のビットレートと、画像符号化回路（２）で検出される動きベクトルをもとに、符号化する領域を選択するものを用いても良い。 - 特許庁

According to odd addresses, a select signal is outputted to a buffer 31 through an OR gate 28 to transmit a B signal from an output buffer 4 of B to the high-order bytes of the 16-bit bus 6.例文帳に追加

奇数アドレスに応じては、オアゲート２８を通して、バッファ３１に選択信号を出力し、１６ビットバス６の上位バイトにＢの出力バッファ４からのＢ信号を伝達する。 - 特許庁

The successive approximation A/D converter 110 can select at least two clock signals with different frequencies, and the selected clock signals are used to drive the variable bit depth successive approximation A/D converter with respect to applications each having different bit depth.例文帳に追加

本発明に係る可変ビット深さ逐次近似アナログ／デジタルコンバータは、各々のビット深さのアプリケーションに対して当該可変ビット深さ逐次近似コンバータを駆動する目的で、相異なった周波数を有する少なくとも二つのクロック信号を選択することが可能である。 - 特許庁

In a select transistor section of a ferroelectric memory 40, a capacitor electrode film 7 is connected to a bit line BL via a via 10 as a bit line contact BLC1, and is provided as jumper wiring CD11 connected to a via 6 formed on a source/drain region 2.例文帳に追加

強誘電体メモリ４０では、セレクトトランジスタ部にはビット線コンタクトＢＬＣ１としてのビア１０を介してビット線ＢＬに接続され、ソース／ドレイン領域２上に形成されるビア６に接続されるジャンパー配線ＣＤ１１としてのキャパシタ電極膜７が設けられる。 - 特許庁

Read sections (S/Am-1, S/Am, S/Am+1) simultaneously select a plurality of word lines (WL0 to WL15) in discrimination of the block (BLK), and read logical product of data of a plurality of second memory cells sharing respective bit lines (BLm-1, BLm, BLm+1) via the respective bit lines.例文帳に追加

読み出し部（Ｓ／Ａｍ−１、Ｓ／Ａｍ、Ｓ／Ａｍ＋１）は、ブロック（ＢＬＫ）の判別時に、複数のワード線（ＷＬ０〜ＷＬ１５）を同時に選択し、各ビット線（ＢＬｍ−１、ＢＬｍ、ＢＬｍ＋１）を共有する複数の第２のメモリセルのデータの論理積を各ビット線を介して読み出す。 - 特許庁

The memory 140 outputs the channel estimation coefficients before updating to the adders 120a-1 to 120a-4 on the basis of the count value of the 2-bit counter 130 and the select signal 600, and also holds channel estimation coefficients updated in a predetermined memory area on the basis of the count value of the 2-bit counter 130.例文帳に追加

記憶部１４０は、更新前のチャネル推定係数を、２ビットカウンタ１３０のカウンタ値および選択信号６００に基づいて加算部１２０ａ−１〜４へ出力するとともに、更新後のチャネル推定係数を、２ビットカウンタ１３０のカウンタ値に基づいて所定の記憶領域に保持する。 - 特許庁

To each of the pair of local bit lines BL a selection MOS transistor composed of one enhancement type MOS transistor (STE) and one depression type MOS transistor (STD) is connected in series to select either of the local bit lines BL by turning on/off the selection MOS transistor.例文帳に追加

一対のローカルビット線ＢＬのそれぞれには、１個のエンハンスメント型ＭＯＳトランジスタ（ＳＴＥ）と１個のデプレッション型ＭＯＳトランジスタ（ＳＴＤ）とからなる選択ＭＯＳトランジスタが直列に接続され、選択ＭＯＳトランジスタのオン／オフによって、いずれか一方のローカルビット線ＢＬが選択される。 - 特許庁

The gate of the memory cell transistor MT0 is connected to a cell control line CGL, the drain is connected to a bit line BL0 which is a data reading line, and the source is connected to the drain of the select transistor ST0.例文帳に追加

メモリセルトランジスタＭＴ０のゲートはセル制御線ＣＧＬと接続され、ドレインはデータ読み出し線であるビット線ＢＬ０と接続され、ソースは選択トランジスタＳＴ０のドレインと接続されている。 - 特許庁

A (4 to 16) decoder 26 controls on/off of the transistors 25 and 26 by the least significant bit A0 of an address signal (A0 to A3) to select the line of the red LED 22 or the line of the green LED 23.例文帳に追加

(４to１６)デコーダ２６は、アドレス信号(ＡO〜Ａ3)の最下位ビットＡOによってＰＮＰトランジスタ２４,２５のオン/オフを制御して、赤色ＬＥＤ２２のラインまたは緑色ＬＥＤ２３のラインを選択する。 - 特許庁

In addition to a bit rate which is a conventional monitor rate in a polishing function, the network monitoring method and the apparatus to select differently-assorted monitor rates of a packet rate or the like for each flow are provided.例文帳に追加

ポリシング機能における従来の監視レートであるビットレートに加えて、パケットレート等の異なる種別の監視レートをフロー毎に選択可能とするネットワーク監視方法および装置を提供する。 - 特許庁

To further improve access speed in a semiconductor memory adopting a late select system to which a lower order bit selecting way of a memory cell array out of read-out addresses is inputted late.例文帳に追加

読出しアドレスのうちメモリセルアレイのウェイを選択する下位ビットが遅れて入力されるレイトセレクト方式を採用した半導体記憶装置において、アクセス速度のさらなる向上を図ることにある。 - 特許庁

According to addresses 8A like 300h to 3FFh, OR gates 18 and 28 generate select signals corresponding to parity and when the parity is even, the select signals are outputted to buffers 23 and 24 through OR gates 21 and 22 to transmit RG signals from the output buffer 2 of R and an output buffer 3 of G to 16-bit buses 6 and 7.例文帳に追加

３００ｈ−３ＦＦｈ等のアドレス８Ａに応じては、オアゲート１８，２８で偶数／奇数に応じた選択信号を発生させ、偶数時はオアゲート２１，２２を通して、バッファ２３，２４に選択信号を出力し、１６ビットバス６，７にＲの出力バッファ２，Ｇの出力バッファ３からのＲＧ信号を伝達する。 - 特許庁

In each memory cell unit, a memory cell array consisting of a series connection in the array direction of a predetermined number of memory cell transistors MC capable of electrical writing and erasure of data has one end connected with a bit line BL through a first select gate transistor and the other end connected with a source line SL through a second select gate transistor SGS.例文帳に追加

各メモリセルユニットは、電気的なデータの書き込みおよび消去が可能な所定個のメモリセルトランジスタＭＣを列方向に直列に接続したメモリセル列の、その一端が第１の選択ゲートトランジスタを介してビット線ＢＬに接続され、他端が第２の選択ゲートトランジスタＳＧＳを介してソース線ＳＬに接続されている。 - 特許庁

To provide a method for high-level synthesis that can select a memory of an optimum bit width depending upon an operation described in an operation level circuit and optimize the number of cycles of memory accesses, and to provide a device therefor.例文帳に追加

動作レベル回路に記述されている動作に依存した最適なビット幅のメモリを選択でき、且つ、メモリアクセスのサイクル数を最適なものとし得る高位合成方法及び高位合成装置を提供することにある。 - 特許庁

A decoder, to which 2-bit gradation information (HL) constituting the print data SI is input, always outputs pulse select information (10110) based on the definition data SPf regardless of the value of the gradation information (HL) (drawing (b)).例文帳に追加

印字データＳＩを構成する２ビットの階調情報（ＨＬ）を入力するデコーダは、定義データＳＰｆに基づき、階調情報（ＨＬ）の値によらず常にパルス選択情報（１０１１０）を出力する（同図（ｂ））。 - 特許庁

This magnetic random access memory system is provided with tunnel magnetic resistance elements 10, word lines WL1 to WLn, bit lines BL1 to BLm, a writing driver and a writing circuit 52 that can simultaneously select all writing drivers.例文帳に追加

磁気ランダムアクセスメモリシステムは、トンネル磁気抵抗素子１０、ワード線ＷＬ１〜ＷＬｎ、ビット線ＢＬ１〜ＢＬｍ、書き込みドライバ、及び全ての書き込みドライバを同時に選択状態にできる書き込み回路５２を備えている。 - 特許庁

This circuit is composed of a P-Edge FF 3, N-Edge FF 5, frequency dividing circuit 7, 10-bit P/S converter 8, tap signal generator 10, select signal generator 11 and inverter circuit 13.例文帳に追加

Ｐ−Ｅｄｇｅ ＦＦ３と、Ｎ−Ｅｄｇｅ ＦＦ５と、分周回路７と、１０ビット並列−直列変換器８と、タップ信号発生器１０と、選択信号発生器１１と、インバータ回路１３とで構成する。 - 特許庁

A PMOS transistor is arranged on the signal wiring side of the bit select circuit and power supply wiring for supplying the operation power supply voltage is arranged between that PMOS transistor and the input signal wiring.例文帳に追加

またビット選択回路の信号配線側にはＰＭＯＳトランジスタを配置し、そのＰＭＯＳトランジスタと入力信号配線の間には動作電源電圧を供給する電源配線を配置する構成とする。 - 特許庁

The network is so arranged as to select at least one channel frequency for the wireless communication with at least one station, and at least one access point is so arranged as to generate and transmit each probe signal at a bit rate which is lower than the bit rate used during communication between the access point and the station.例文帳に追加

少なくとも一つのステーションと無線通信するための少なくとも一つのチャネル周波数を選択する、ようにアレンジされるネットワークシステムであって、該少なくとも一つのアクセスポイントは、アクセスポイントとステーションとの間の通信に際して用いられるビットレートよりも低いビットレートで、各プローブ信号を発信するようにアレンジされる。 - 特許庁

A control frame processing part 103 selects frames having the same SN from EDCH FP MDC control frames of a plurality of Node B's and compares CRC results and estimated bit error rates to select a frame whose CRC result is OK and which has a small estimated bit error rate.例文帳に追加

制御フレーム処理部１０３は、マクロダイバーシチ通信状態において、複数のＮｏｄｅ ＢのＥＤＣＨ ＦＰ ＭＤＣ制御フレームから、ＳＮの同じフレームを選択してＣＲＣ結果及び推定ビット誤り率を比較して、ＣＲＣ結果がＯＫでかつ推定ビット誤り率の小さいフレームを選択する。 - 特許庁

A storage unit SU1 references the reservation bit of the TS header in the case of high-speed reproduction to select only the transport packet of the required I picture and the configure a transport stream PRTS' and transmits the configured stream to a decode unit DU1.例文帳に追加

蓄積ユニットＳＵ_1 は、高速再生時、ＴＳヘッダの予約ビットを参照して、当該高速再生に必要なＩピクチャのトランスポートパケットのみを選択して、トランスポートストリームＰＲＴＳ’を構成し、デコードユニットＤＵ_1 に送信する。 - 特許庁

The method further includes the steps of generating a global select signal to enable one of the plurality of tri-state devices and selecting a corresponding local bit line to drive the output of the enabled tri-state device.例文帳に追加

方法は、複数のトライステイト・デバイスのうちの１つを有効にするためのグローバル選択信号を生成し、有効とされたトライステイト・デバイスの出力を駆動するために対応するローカルビット線を選択するステップをさらに含んでいる。 - 特許庁

Source select lines 330 are oriented orthogonally to the bit lines 305 and arranged by corresponding to a pair of rows of the MRAM cells 100 arrayed in rows to connect with the MRAM cells 100 composing this pair.例文帳に追加

ソース選択線３３０は、ビット線３０５に対して直交し、且つ、横方向に配列されたＭＲＡＭセル１００を２行１組にした対に対応して配置され、この対を構成しているＭＲＡＭセル１００と接続される。 - 特許庁