「semiconductor functional block」に関連した英語例文の一覧と使い方 - Weblio英語例文検索

To provide a semiconductor integrated circuit allowing knowledge of power consumption of each functional block.例文帳に追加

各々の機能ブロックの消費電力を知ることができる半導体集積回路を提供する。 - 特許庁

The method of manufacturing the semiconductor integrated circuit by combining at least one standardized functional block and a newly developed custom functional block includes a step for forming a basic block chip that embodies the standardized functional block, a step for forming another custom block chip that embodies the custom functional block, and a step for coupling the basic block chip and the custom block chip.例文帳に追加

少なくとも一つの標準化された機能ブロックと、新たに開発したカスタム機能ブロックとを組み合わせて半導体集積回路を製造する方法において、前記標準化された機能ブロックを具現する基本ブロックチップを形成する工程と、前記カスタム機能ブロックを具現する別途のカスタムブロックチップを形成する工程と、前記基本ブロックチップと前記カスタムブロックチップとを結合する工程とを有する。 - 特許庁

This semiconductor integrated circuit 1 has a memory function block 11 having a variable memory capacity, a functional block 12 and a terminal group 14 for testing.例文帳に追加

半導体集積回路１は、メモリ容量が可変のメモリ機能ブロック１１、機能ブロック１２、およびテスト用の端子群１４を備える。 - 特許庁

The semiconductor device 1 comprises a functional block 2, a plurality of power source terminals 4a-4d for supplying power to the functional block 2, and a plurality of switches 3a-3d for controlling electrical connections between the functional block 2 and respective power source terminals 4a-4d.例文帳に追加

半導体装置１は、機能ブロック２と、機能ブロック２に電源供給するための複数の電源端子４ａ〜４ｄと、機能ブロック２と各電源端子４ａ〜４ｄとの電気的接続を制御する複数のスイッチ３ａ〜３ｄと、を備える。 - 特許庁

This function verification method is provided with a process for preparing a first functional block 100a capable of operating a function required inside a semiconductor integrated circuit, a process for preparing a second functional block 100b serving as a verification object having the substantially same configuration as the first functional block, and a process for verifying the function of the second functional block 100b by the first functional block 100a.例文帳に追加

本発明の機能検証方法では、半導体集積回路内で要求された機能を実行することが可能な第１の機能ブロック１００ａを用意する工程と、第１の機能ブロックと実質的に同一の構成を有する検証対象となる第２の機能ブロック１００ｂを用意する工程と、第１の機能ブロック１００ａによって第２の機能ブロック１００ｂの機能を検証する工程を有している。 - 特許庁

To provide a semiconductor integrated circuit which can determine the configuration of a plurality of components included in a functional block.例文帳に追加

機能ブロックに含まれる複数の要素の構成を判定することができる半導体集積回路を提供する。 - 特許庁

In a chip designing stage, a layout of the whole semiconductor chip is designed by using data of the functional blocks developed in the functional block developing stage and OPC corrections are made.例文帳に追加

チップ設計工程では、機能ブロック開発工程で開発された機能ブロックのデータを用いて半導体チップ全体のレイアウト設計を行い、ＯＰＣ補正を実施する。 - 特許庁

A functional block 13, which is constituted of a semiconductor elment and a local wiring, is arrayed in the interior of each region 11.例文帳に追加

各素子配置領域１１の内部には、半導体素子とローカル配線とから構成される機能ブロック１３が配置されている。 - 特許庁

To provide a semiconductor device which enables a wiring in a func tional block without increasing a chip size nor imparting adverse influences on operating characteristics of the functional block; and its manufacturing method.例文帳に追加

チップサイズを増大させずに、機能ブロックの動作特性に悪影響を与えず、機能ブロック内配線が可能な半導体装置及びその製造方法を提供する。 - 特許庁

A first semiconductor laser element 11 which is made to be a functional block emitting an infrared laser beam is set in the first recess 10a, and a second semiconductor laser element 12 which is made to be a functional block emitting a red laser beam is set in the second recess 10b.例文帳に追加

第１のリセス部１０ａには、赤外レーザ光を発光する機能ブロック化された第１の半導体レーザ素子１１が嵌め込まれ、第２のリセス部１０ｂには、赤色レーザ光を発光する機能ブロック化された第２の半導体レーザ素子１２が嵌め込まれている。 - 特許庁

To provide a semiconductor memory device which functional circuits in a sense amplifier block can be laid out efficiently in a small area.例文帳に追加

センスアンプブロック内の各機能回路を小さい面積内に効率よくレイアウトすることのできる半導体記憶装置を提供する。 - 特許庁

To provide a semiconductor integrated device for selecting one or more of a plurality of functional blocks, and resetting the selected functional block, and to provide a control method thereof.例文帳に追加

複数の機能ブロックのうち１以上を選択し、当該選択した機能ブロックをリセットする半導体集積装置および半導体集積装置の制御方法を提供する。 - 特許庁

This semiconductor integrated circuit includes a functional block comprising a functional flip-flop tested in scan testing, the macro-block with a signal outputted from the functional flip-flop inputted thereinto and not tested in scan testing, and a flip-flop for observation for obtaining the result of scan testing from the inputted signal.例文帳に追加

半導体集積回路は、スキャンテスト時にテストされる機能フリップフロップを有する機能ブロックと、機能フリップフロップから出力された信号が入力され、スキャンテスト時にテストされないマクロブロックと、入力された信号からスキャンテストの結果を得る観測用フリップフロップとを備える。 - 特許庁

The plurality of power source terminal 4a-4d electrically connect each other in the semiconductor device 1 only with the functional block 2 interposing.例文帳に追加

複数の電源端子４ａ〜４ｄは、機能ブロック２を介さなければ、半導体装置１内において互いに電気的に接続されていない。 - 特許庁

A semiconductor integrated circuit 1 of the invention includes: the external terminal 11; the functional block 14a for receiving the signal from the external terminal 11 during a test operation; a CPU register 12 for applying the signal to the functional block 14a during the test operation instead of the external terminal 11; and the functional block 14b for receiving the test signal from the external terminal 11 during the test operation.例文帳に追加

本発明に係る半導体集積回路１は、外部端子１１と、通常動作時に外部端子１１から信号を受ける機能ブロック１４ａと、テスト動作時に外部端子１１に代わり機能ブロック１４ａに信号を与えるＣＰＵレジスタ１２と、テスト動作時に外部端子１１からテスト信号を受ける機能ブロック１４ｂとを備える。 - 特許庁

To provide a semiconductor device in which the increase of a mounting area is suppressed and a functional block with insufficient processing speed and a functional block comprising a logic circuit can be relieved, the increase of the power consumption of which is suppressed, and in which a power supply can be easily designed.例文帳に追加

実装面積の増大を抑制し、処理速度不足の機能ブロックやロジック回路からなる機能ブロックも救済でき、消費電力の増大を抑えて電源設計を容易にすることが可能な半導体装置を提供する。 - 特許庁

To provide a semiconductor integrated circuit with functional blocks and its test method which can identify the functional block, in which a stand-by current is generated easily with a small layout area.例文帳に追加

機能ブロックを有する半導体集積回路において、少ないレイアウト面積でスタンバイ電流が生じている機能ブロックを簡単に特定できる半導体集積回路及びその試験方法を提供する。 - 特許庁

To provide a method for inspecting a semiconductor integrated circuit capable of shortening the inspection time of a negative voltage generation circuit for supplying a functional block with a negative voltage.例文帳に追加

機能ブロックに負電圧を供給する負電圧発生回路の検査時間を短縮できる半導体集積回路の検査方法を提供する。 - 特許庁

To achieve the operation verification of a state in which the power supply of a functional block included in a semiconductor device is stopped while effectively utilizing conventional design asset.例文帳に追加

従来の設計資産を有効に活用しつつ、半導体装置に含まれる機能ブロックの電源供給を停止した状態の動作検証を行うこと。 - 特許庁

A master slice type semiconductor device using a master wafer mounted with functional blocks (an SRAM macro 11, a logic block 12, a logic block 13, and an IP block 14) designed to perform functional operations using up to the intermediate wiring layer of a multilayer wiring structure includes pads TP for test in the intermediate wiring layer, the pads TP for test being connected to the respective functional blocks.例文帳に追加

多層配線構造の中間配線層までを使用して機能動作を行うように設計された機能ブロック（ＳＲＡＭマクロ１１、ロジックブロック１２、ロジックブロック１３、ＩＰブロック１４）を搭載したマスターウェーハを使用するマスタースライス方式の半導体装置は、この中間配線層に試験用パッドＴＰを備え、この試験用パッドＴＰが、各機能ブロックに接続される。 - 特許庁

A functional IC 100 is integrally integrated on one semiconductor substrate by using an FeRAM mixed process, and the operation state of the analog block 10 can be changed according to the configuration state of the digital block 20.例文帳に追加

機能ＩＣ１００は、ＦｅＲＡＭ混載プロセスを用いてひとつの半導体基板上に一体集積化され、アナログブロック１０の動作状態が、デジタルブロック２０の構成状態に応じて変更可能である。 - 特許庁

To provide a layout method for processing a power supply wiring suitable for a semiconductor integrated circuit with a power supply wiring path from an external power supply terminal to a functional block segmentalized.例文帳に追加

外部電源端子から機能ブロックまでの電源配線経路が細分化された半導体集積回路に適した電源配線処理を行うレイアウト方法を提供する。 - 特許庁

To freely change a power supply voltage and a system clock frequency on a time axis by each functional block on a semiconductor integrated circuit, and to mutually exchange data.例文帳に追加

半導体集積回路上の各機能ブロックが自由に電源電圧、システムクロック周波数を時間軸において変えて、しかも、相互にデータを交換できること。 - 特許庁

To solve the problem that, when an external functional block becomes unnecessary in a system, another system LSI is developed and produced, or a system LSI containing an external functional block is produced, and royalty must be imposed on this so that it is difficult to sufficiently satisfy assurance of general purpose properties of the semiconductor integrated circuit and an optimization of a payment of the royality.例文帳に追加

外部機能ブロックがシステムで不要になった場合、別のシステムＬＳＩを開発、生産するか、外部機能ブロックを内蔵したシステムＬＳＩを生産し、これに対してロイヤリティを課する必要があり、半導体集積回路の汎用性の確保とロイヤリティ支払いの最適化をともに充分満たすことがむずかしい。 - 特許庁

To provide a semiconductor integrated circuit capable of testing individually a functional block out of a plurality which are provided, reducing the number of terminals for setting an operation mode to a minimum when a test is performed.例文帳に追加

テスト時の動作モードを設定するための端子数を最小限に抑えたうえで、複数備えられる機能ブロックを個別にテストすることができる半導体集積回路を提供する。 - 特許庁

A semiconductor integrated circuit 20 includes: the functional blocks 24 to be reset by the supply of a clock signal 35 and a reset signal 36; a reset signal output part 21 for outputting the reset signal 36 to reset the functional block 24; a clock mask circuit 23 for stopping the clock signal 35 to be supplied to the functional block 24; and a clock mask control circuit 22 for controlling the clock mask circuit 23.例文帳に追加

本発明にかかる半導体集積回路２０は、クロック信号３５及びリセット信号３６が供給されることでリセットされる機能ブロック２４と、機能ブロック２４をリセットするリセット信号３６を出力するリセット信号出力部２１と、機能ブロック２４に供給するクロック信号３５を停止するクロックマスク回路２３と、クロックマスク回路２３を制御するクロックマスク制御回路２２を有する。 - 特許庁

To provide a basic cell that can improve the degree of freedom of wiring at the time of laying out a functional circuit block or a semiconductor integrated circuit device by utilizing the cell, and to provide a semiconductor integrated circuit device and a method and device for wiring.例文帳に追加

基本セルを利用して機能回路ブロックあるいは半導体集積回路装置をレイアウトする際、配線の自由度を向上させることのできる基本セル、半導体集積回路装置、配線方法、及び配線装置をを提供すること。 - 特許庁

The testing system includes a functional block 31 for monitoring the fluctuations in the power supply voltage, in the internal region of the semiconductor device, and a control timing adjusting function for adjusting the control timing of a load current-correcting means 15, based on the fluctuation monitored by the block.例文帳に追加

半導体装置内部領域の電源電圧変動をモニタするための機能ブロック３１と、機能ブロックによりモニタした電源電圧変動に基づいて負荷電流補正手段１５を制御するタイミングを調整する制御タイミング調整機能とを有する。 - 特許庁

Moreover, since the current measurement for each functional block is made possible by measuring the current flowing through the power source terminal of the semiconductor chip (1), current measurement, after the manufacture of the chip, becomes possible.例文帳に追加

しかも、上記機能ブロック毎の電流測定は、半導体集積回路チップ（１）の電源端子に流れる電流を測定することによって可能とされるため、チップ製造後における電流測定が可能とされる。 - 特許庁

A semiconductor apparatus includes an internal circuit in which a functional block is arranged; and a peripheral circuit in which an I/O buffer cell 205, having a plurality of bonding pads, is arranged along the periphery of the internal circuit.例文帳に追加

本発明にかかる半導体装置は、機能ブロックが配置された内部回路と、ボンディングパッドを複数有するＩ／Ｏバッファセル２０５が内部回路の外周部に沿って配置された周辺回路と、を備える。 - 特許庁

The semiconductor device designing/manufacturing system is provided with a functional block database 1, a functional block selecting part 2, a critical area database 3, a chip information calculating part 4, a defect occurrence rate information database 5, a non-detective chip number calculating part 6, a manufacture management information database 7, a cost payment deadline calculating part 8, a calculated result database 9, and optimal combination selecting part 10.例文帳に追加

本発明に係る半導体設計・製造システムは、機能ブロックデータベース１と、機能ブロック選択部２と、クリティカルエリア・データベース３と、チップ情報計算部４と、欠陥発生率情報データベース５と、良品チップ数計算部６と、製造管理情報データベース７と、コスト納期計算部８と、計算結果データベース９と、最適組合せ選択部１０とを備えている。 - 特許庁

To reduce cost of a microcomputer system by reducing the number of external connection terminals and the mounting area resulting from the formation of two types of semiconductor chips into one package in terms of a circuit by a functional block structure, in a package structure in which the two types of semiconductor chips are formed into one package.例文帳に追加

２種類の半導体チップをワンパッケージ化したパッケージ構造において、機能ブロック構成による回路的にも、外部接続端子数の低減、２種類の半導体チップのワンパッケージ化による実装面積の縮小を図り、マイクロコンピュータシステムのコストダウンを可能とする。 - 特許庁

To enable the cost reduction of a microcomputer system by reducing the number of external connection terminals and the mounting area resulting from the formation of two kinds of semiconductor chips into one package in a circuit based on a functional block structure, in a package structure in which the two kinds of semiconductor chips are formed into one package.例文帳に追加

２種類の半導体チップをワンパッケージ化したパッケージ構造において、機能ブロック構成による回路的にも、外部接続端子数の低減、２種類の半導体チップのワンパッケージ化による実装面積の縮小を図り、マイクロコンピュータシステムのコストダウンを可能とする。 - 特許庁

A first selection part 50 provided to the semiconductor device is provided in signal paths between a functional block group 23 and a plurality of pads 33, and one signal is selected for every pad from among a plurality of signals allotted as a standard setting.例文帳に追加

半導体装置に設けられた第１の選択部５０は、機能ブロック群２３と複数のパッド３３との間の信号の経路に設けられ、各パッドごとに、標準設定として割当てられた複数の信号うち１つの信号を選択する。 - 特許庁

To solve the problem that degree of integration of a memory cell group composed of cross points of word lines and bit lines becomes lower than a logically ideal one in a semiconductor memory constituted of cross points, because the areas occupied by transistors generally become larger than the allowable intervals between the bit lines and word lines when the semiconductor memory is constituted in the conventional functional block type.例文帳に追加

クロスポイント構成の半導体メモリにおいて、従来の機能ブロックの構成をとるとトランジスタの占める領域がビット線とワード線の許容間隔より一般的に大きい為にワード線とビット線のクロスポイント構成からなるメモリセル群の集積度が理論上の理想の集積度より低下するという課題を解決する。 - 特許庁

To enable highly accurate and effective failure inspection based on an actual failure, and laying out, and contribute to reducing failures such as an initial failure, in consideration of physical information of a mask pattern in the chip of a semiconductor integrated circuit, and actual performances of a cell and a functional block.例文帳に追加

半導体集積回路のチップ内におけるマスクパターンの物理的な情報、セルや機能ブロックの実績を考慮し、実際の故障に基づく高精度かつ高効率の故障検査やレイアウトを行なう事を可能として、初期不良などの故障の低減に寄与できるようにする。 - 特許庁

To provide a semiconductor device and a communication method, wherein even when flexibility in clock frequencies to be set by respective function block is large and clock skew between blocks is large, communication between the functional blocks of which the operation is conclusive, its communication latency being small and reliability being high can be obtained.例文帳に追加

各機能ブロックが設定できるクロック周波数の自由度が大きく、クロック間のクロックスキューが大きい場合でも、動作が決定的で、通信レイテンシが小さく、信頼性の高い、機能ブロック間の通信が可能な半導体装置及び通信方法を提供すること。 - 特許庁

Thus, by inputting the operation inhibiting signal EN fixed to an activated level to the external signal terminal EN by a semiconductor testing apparatus and also inputting the external clock CK to the external clock terminal CK, the functional block 12 can be shifted to the test mode from the normal operation mode.例文帳に追加

このため、半導体試験装置により、活性レベルに固定された動作禁止信号ＥＮを外部信号端子ＥＮに入力するとともに、外部クロックＣＫを外部クロック端子ＣＫに入力することで、機能ブロック１２を通常動作モードからテストモードに移行させることができる。 - 特許庁

In a cell base semiconductor integrated circuit for composing a functional block by a plurality of types of and a plurality of primitive cells 1, a bypass capacitor 3 is connected between power supply wiring 4 in the specific primitive cell 1 where a signal that periodically changes is inputted and ground wiring 5.例文帳に追加

複数種類及び複数個数のプリミティブセル１により機能ブロックを構成するセルベース半導体集積回路において、周期的に変化する信号が入力される特定の前記プリミティブセル１内部の電源配線４とグランド配線５との間にバイパスコンデンサ３を接続する。 - 特許庁

A design device reads power supply terminal information 23a defining a power supply terminal which supplies/stops a power supply voltage as an internal node from a library 23, and performs the mapping processing of the power supply terminal information of a functional block by using power supply voltage information 22 of the semiconductor device in a step 35.例文帳に追加

設計装置は、ステップ３５において、電源電圧を供給停止する電源端子を内部ノードとして定義した電源端子情報２３ａをライブラリ２３から読み出し、半導体装置の電源電圧情報２２を使用して機能ブロックの電源端子情報のマッピング処理を行う。 - 特許庁

The scan testing method for scan-testing a semiconductor integrated circuit having a plurality of blocks to perform functional operations comprises a step of exclusively isolating each of the plurality of blocks to be tested from other blocks during the scan test, and a step of feeding a scan clock with deviated phase for each block to be tested.例文帳に追加

機能動作を行なう複数のブロックを有する半導体集積回路をスキャンテストする方法であって、スキャンテスト時に複数のテスト対象ブロックが各々排他的に他のブロックとアイソレーションするステップと、上記テスト対象ブロック毎に位相をずらしたスキャンクロックを供給するステップとを有することを特徴とするスキャンテスト方法を提示する。 - 特許庁