「synchronizing clock」に関連した英語例文の一覧と使い方(5ページ目) - Weblio英語例文検索

To suppress the occurrence of a reading and a writing error in a magnetic recorder due to the difference between a reference clock of a synchronizing signal and a clock of a data pattern.例文帳に追加

同期信号の基準クロックとデータパターンのクロックの差に起因する磁気記録装置における読み書きエラーの発生を抑制する。 - 特許庁

A backward delay array delays backwards the delayed clock signal detected by the mirror control circuit and outputs a synchronizing clock signal.例文帳に追加

逆方向遅延アレイはミラー制御回路によって検出された遅延クロック信号を逆方向に遅延させて同期クロック信号を出力する。 - 特許庁

To provide an integrated circuit capable of using an external clock signal or random clock signal as an internal synchronizing signal.例文帳に追加

内部同期信号として、外部クロック信号或いはランダムクロック信号の何れか一方を用いることができるようにした集積回路の提供。 - 特許庁

A memory interface circuit includes a system clock synchronizing circuit 19 and a delay detection circuit 18 positioned in front of the system clock synchronizing circuit 19 for detecting a transmission delay from a clock supply buffer 23 to a data strobe buffer 16-1.例文帳に追加

システムクロック同期化回路（１９）と、システムクロック同期化回路（１９）の前段に配置され、クロック供給バッファ（２３）からデータストローブバッファ（１６−１）までの伝達遅延を検出する遅延検出回路（１８）とを具備するメモリインターフェース回路を構成する。 - 特許庁

To provide a phase-locked loop circuit capable of outputting an output clock signal of a frequency based on an input clock signal by synchronizing with a local clock signal.例文帳に追加

ローカルクロック信号に同期し、入力クロック信号に基づく周波数の出力クロック信号を出力することができる位相ロックループ回路を提供することを課題とする。 - 特許庁

To provide a CDR circuit, capable of synchronizing the data signal and the clock signal with each other without requiring a two-phase internal clock, even when there is difference between the data signal and clock in frequency.例文帳に追加

データ信号とクロックとの周波数に差がある場合でも、２相の内部クロックを必要とせずに、データ信号とクロックとの同期が可能なＣＤＲ回路を提供すること。 - 特許庁

A synchronous clock, synchronizing with the transmission trigger signals received through the communication cable 105, is generated by a synchronous clock generator 122 and supplied to an A/D convertor 121 as an A/C converting clock.例文帳に追加

通信ケーブル105を介して受信された送信トリガ信号に同期した同期クロックが同期クロック発生器122で生成され、Ａ／Ｄ変換用クロックとしてＡ／Ｄ変換器121に供給される。 - 特許庁

The first signal has the prescribed pulse width synchronizing with an external clock signal CLK, the second signal synchronizes with the clock signal K and has the same duty ratio as the clock signal CLK.例文帳に追加

第１の信号は、外部のクロック信号ＣＬＫに同期する所定のパルス幅を有し、第２の信号は、クロック信号ＣＬＫに同期し、クロック信号ＣＬＫと同じデューティ比を有する。 - 特許庁

To provide a method for synchronizing analog display (41) of the current time on a clock (40) with the electronic time.例文帳に追加

時計（４０）の現時間のアナログ表示（４１）を電子時間に同期させる方法を提供すること。 - 特許庁

The DAC unit 2 converts the multiplexed data to analog signals synchronizing with a system clock signal, and outputs them.例文帳に追加

ＤＡＣ部２は、システムクロック信号に同期して多重化データをアナログ信号に変換して出力する。 - 特許庁

PREDICTION METHOD OF BIT RATE SYNCHRONIZING WITH TRANSMISSION BIT RATE, SYNCHRONOUS CLOCK FORMING METHOD, AND DATA RECEIVING DEVICE例文帳に追加

送信ビットレートに同期したビットレートの推定方法、同期クロック生成方法及びデータ受信装置 - 特許庁

A PLL oscillation circuit 20 generates an internal clock signal phase-locked to an inputted synchronizing signal.例文帳に追加

ＰＬＬ発振回路２０は、入力される同期信号に位相ロックした内部クロック信号を生成する。 - 特許庁

To provide a data transfer circuit for simultaneously transferring data and a synchronizing clock on a single transmission line.例文帳に追加

単一の伝送路でデータと同期クロックを同時に転送するためのデータ転送回路を提供する。 - 特許庁

According to the configuration of the image forming device, an ordinary video signal is generated at timing based on a horizontal synchronizing signal and a video clock signal.例文帳に追加

通常ビデオ信号は水平同期信号とビデオクロック信号に基づいたタイミングで生成される。 - 特許庁

To provide a data processing system having a synchronizing interface, a partitioning clock and an I/O logic controller structure.例文帳に追加

同期インタフェースと、区分化クロックおよびＩ／Ｏ論理コントローラ構造を有するデータ処理システムの提供。 - 特許庁

Then, the data signal line 301 becomes a release state in synchronizing with timing when the FFCK clock rises.例文帳に追加

その後、ＦＦＣＫクロックの立ち上がるタイミングに同期してデータ信号線３０１が解放状態になる。 - 特許庁

A shift register circuit 22 is arranged, which transfers a start pulse signal SP by synchronizing it with a clock signal CK.例文帳に追加

クロック信号ＣＫに同期を取り、スタートパルス信号ＳＰを転送するシフトレジスタ回路２２を設ける。 - 特許庁

A system clock CLK and a synchronizing signal SYN for operating head data are generated based on the counted value of the counter CPC.例文帳に追加

システムクロックCLK 及び、ヘッドデータ処理用同期信号HDSYN は、カウンタCPC の計数値に基づいて生成される。 - 特許庁

A counter circuit 6 adds a count value by one bit by one in synchronizing with a clock pulse received from an oscillation part 4.例文帳に追加

カウンタ回路６は、発振部４から受けたクロックパルスと同期して、カウント値を１ビットずつ加算する。 - 特許庁

Many synchronizing register are used to catch data using an output data strobe or the other clock.例文帳に追加

出力データストローブまたは他のクロックを使用してデータを捕捉するために多数の同期化レジスタを使用する。 - 特許庁

A column address buffer circuit 300 takes in a column address from the outside synchronizing with the external clock signal.例文帳に追加

列アドレスバッファ回路３００は、前記外部クロック信号に同期して外部から列アドレス信号を取り込む。 - 特許庁

An STC reproducing unit 10 reproduces a system clock used for synchronizing processing in the MPEG decode unit 5.例文帳に追加

ＳＴＣ再生部１０は、ＭＰＥＧデコード部５での同期処理に使用されるシステムクロックを再生する。 - 特許庁

The 5ms frame synchronous producing section 35 produces the 5ms frame synchronizing signal on the basis of the fundamental clock.例文帳に追加

５ｍｓフレーム同期生成部３５は、基本クロックに基づいて５ｍｓフレーム同期信号を生成する。 - 特許庁

Besides, the number of synchronizing clocks counted by a counter 106 between the first and second times is calculated and the frequency dividing ratio of a baud generator 105 is controlled to reduce the difference between the calculated number of synchronizing clock signals and the number of synchronizing clock signals.例文帳に追加

また、前記第１、第２の時刻間にカウンタ１０６で計数した同期クロック信号数を算出すると共に、前記算出した同期クロック信号数と同期クロック信号数との差分が小さくなるようにボージェネレータ１０５の分周比を制御する。 - 特許庁

Plural clock signals CLKA 102, CLKB 103 with different frequencies to be used by respective modules 110, 111, 112 are supplied from an oscillating source, a synchronizing point between the clock signals CLKA 102, CLKB 103 with different frequencies is detected by a synchronizing point detecting means 104 and a synchronizing signal 105 is generated.例文帳に追加

発振源から各モジュール１１０，１１１，１１２で使用される複数の異周波数のクロック信号ＣＬＫＡ１０２，ＣＬＫＢ１０３を供給し、同期ポイント検出手段１０４で異周波数のクロック信号ＣＬＫＡ１０２，ＣＬＫＢ１０３間の同期ポイントを検出し同期信号１０５を生成する。 - 特許庁

This semiconductor memory is constituted so that an internal command and an address are processed by an internal clock signal to generate an internal clock signal of a high frequency synchronizing with rising and falling time of an external clock signal and input/output of data is performed, and the device is provided with a clock generating circuit generating an internal clock signal synchronizing with the rising time and the falling time of an external clock signal.例文帳に追加

外部クロック信号のライジングとフォーリング時点に同期した高周波の内部クロック信号を生成させるために、内部クロック信号により内部コマンドとアドレスを処理し、データの入力と出力を行うように構成された半導体メモリ装置であり、外部クロック信号のライジング時点とフォーリング時点に同期した内部クロック信号を生成するクロック発生回路を備えている。 - 特許庁

To provide a master clock device, for synchronizing the clocking of a slave clock by a master clock with kinds of synchronization method, namely a time signal and a timecode signal, via an existing signal line, and selecting a plurality of types of slave clocks on the signal line, and easily synchronizing the clocking of the salve clock with that of the master clock, even if they differ.例文帳に追加

本発明は、親時計が既存の信号線を介して２種類の同期方法、時報信号とタイムコード信号、により子時計の計時を同期させて、信号線上に子時計の種類を複数選択でき、かつ、子時計の計時が親時計のそれと異なっても容易に同期させることができる親子時計装置を提供する。 - 特許庁

This data transfer device transfers the clock signal TXCLK and a transmission signal (e.g. a signal TXDATA) synchronizing with the clock signal TXCLK from an ATM device 21 to a PHY device 22.例文帳に追加

クロック信号TXCLKと、クロック信号TXCLKに同期した送信信号（例えば信号TXDATA）とをＡＴＭデバイス２１からＰＨＹデバイス２２に転送する装置である。 - 特許庁

A master station SM is arranged to generate a master clock signal CLKM of a frequency F_M and a master synchronizing signal PIPM synchronized with the master clock signal.例文帳に追加

マスタステーションＳＭは、周波数Ｆ_Ｍのマスタクロック信号ＣＬＫＭと、この信号と同期するマスタ同期信号ＰＩＰＭとを生成するよう適合されている。 - 特許庁

To provide a system architecture and a method for synchronizing the slave clock of one or more resources with the master clock of a controller in a document processing system.例文帳に追加

文書処理システムにおいて、１つ以上のリソースのスレーブクロックをコントローラのマスタクロックと同期させるシステムアーキテクチャおよび同期方法を提供する。 - 特許庁

To provide a semiconductor memory which can perform a prescribed operation with appropriate timing synchronizing with an external clock even if the frequency of the external clock is varied.例文帳に追加

外部クロックの周波数が変化しても、外部クロックに同期した適切なタイミングで所定動作を実行可能な半導体記憶装置を提供する。 - 特許庁

As a result, the influence of clock jitter is decreased by synchronizing source clocks of clock signals used in the output control signal generation circuit with each other.例文帳に追加

これにより、出力制御信号発生回路で使われたクロック信号のソースクロックを同期させることによってクロックジッタの影響を減少させうる。 - 特許庁

A phase adjustment section 4 matches the phase of an internal signal source clock 102 being an output of the high accuracy oscillator 3 and the phase of the external synchronizing clock 101.例文帳に追加

位相調整部４は、高精度発振器３出力の内部信号源クロック１０２の位相を外部同期クロック１０１の位相に合わせ込む。 - 特許庁

According to the acquired number of DIMM or the like, the delay time of the synchronizing clock CLK of DIMM is set and the data are fetched synchronously with this clock.例文帳に追加

取得したＤＩＭＭの枚数等に従ってＤＩＭＭの同期クロックＣＬＫの遅延時間を設定し、このクロックに同期してデータを取り込む。 - 特許庁

A count value is compared with a prescribed value while synchronizing with the low-speed clock signal to determine whether the frequency of the high-speed clock signal reaches a prescribed frequency.例文帳に追加

低速クロック信号と同期して、カウント値と所定値とを比較し、高速クロック信号の周波数が所定周波数に達しているか判定する。 - 特許庁

The sampling frequency converting apparatus 30 produces data DA2 synchronized to a clock signal LRCKb from data DA1 to be sequentially supplied by synchronizing to a clock signal LRCKa.例文帳に追加

サンプリング周波数変換装置３０は、クロック信号LRCKaに同期して順次に供給されるデータＤＡ1からクロック信号LRCKbに同期したデータＤＡ2を生成する。 - 特許庁

To enable accurate clock synchronization of the units of about 1 msec in a packet communication system for receiving the packet by a clock, synchronizing between transmission and reception.例文帳に追加

送受信間でクロック同期をとってパケットの受信処理を行うパケット通信システムに関し、１ｍｓｅｃ単位程度の精度でクロック同期を可能とする。 - 特許庁

By the pilot signal detecting circuit 51, the pilot signal having the different azimuth angle is detected synchronizing with the clock of a circuit 63 for producing pilot signal detecting clock.例文帳に追加

パイロット信号検出回路５１はパイロット信号検出クロック生成回路６３のクロックに同期して異なるアジマス角のパイロット信号を検出する。 - 特許庁

In response to these signals, the system clock generator 27 generates a system clock signal synchronizing with the operation of at least the reverse transport processing apparatus 18.例文帳に追加

クロック発生器２７はこれらの信号に応答し、少なくとも逆トランスポート処理装置１８の動作に同期するシステム・クロック信号を発生する。 - 特許庁

CLOCK SIGNAL EXTRACTING CIRCUIT, PARALLEL DIGITAL INTERFACE HAVING THE SAME, CLOCK SIGNAL EXTRACTING METHOD AND PARALLEL DATA BIT SIGNAL SYNCHRONIZING METHOD HAVING THE SAME例文帳に追加

クロック信号抽出回路及びそれを有するパラレルディジタルインタフェース並びにクロック信号抽出方法及びそれを有するパラレルデータビット信号の同期化方法 - 特許庁

ON the interface conversion devices 1031-103M sides, clock signal is reproduced from the discrimination information while its phase is corrected using the phase information for synchronizing clock.例文帳に追加

インタフェース変換装置１０３_1〜１０３_M側では識別情報からクロック信号を再生すると共に位相情報でその位相を補正してクロックを同期させる。 - 特許庁

A converter 120 converts the light generated by the light source 110 to an intensity-variable signal component synchronizing with an input clock signal and an intensity-variable signal component inversely synchronizing with the clock signal.例文帳に追加

変換部１２０は、光源１１０によって生成された光を、入力されるクロック信号と同期する強度変化信号成分およびクロック信号と反転同期する強度変化信号成分に変換する。 - 特許庁

When the multiplex signal is received via the transmission line, a processing means generates a system clock to be used for a communication apparatus synchronously with the synchronizing clock in the multiplex signal and processes the audio data in the multiplex signal synchronously with the synchronizing clock in the multiplex signal.例文帳に追加

処理手段は、伝送線を介して多重信号を受信すると、多重信号内の同期クロックに同期し通信装置で使用されるシステムクロックを生成し、かつ、多重信号内の音声データを多重信号内の同期クロックに同期して処理する。 - 特許庁

The synchronizing signal 105 is supplied to the respective modules 110, (110), 112, a gated clock signal 624 is generated from the synchronizing signal and the clock signal of the module in the respective modules and timing is matched with other clock signals with different frequencies by the signal 624.例文帳に追加

同期信号１０５を各モジュール１１０，１１１，１１２に供給し、各モジュール内で同期信号とモジュールのクロック信号とからゲーティッドクロック信号６２４を生成し、この信号６２４により他の異周波数のクロック信号とタイミングを合わせるものである。 - 特許庁

While a reception strength of a television broadcast signal detected by a reception strength detection section 14 indicates a value lower than a prescribed reception strength, a frame synchronizing clock is controlled to be stopped in a master clock and the frame synchronizing clock supplied to an encoder 15.例文帳に追加

受信強度検出部１４で検出されたテレビジョン放送信号の受信強度が所定の受信強度よりも低い値を示す間、エンコーダ１５に供給されているマスタークロック及びフレーム同期クロックのうち、フレーム同期クロックを停止制御する。 - 特許庁