「synchronizing clock」に関連した英語例文の一覧と使い方(11ページ目) - Weblio英語例文検索

A horizontal division signal combination circuit 36 of a graphic card 1 superimposes the horizontal division signal phase-synchronized with the D/A conversion clock of an analog video signal on a horizontal synchronizing signal, and outputs it as a second horizontal synchronizing signal 37.例文帳に追加

グラフィックカード１の水平分割信号合成回路３６は、アナログ映像信号のDA変換クロックに位相同期した水平分割信号を、水平同期信号に重畳して第２水平同期信号３７として出力する。 - 特許庁

In the serial/parallel conversion circuit 140, continuous two pieces of data out of a plurality of pieces of data inputted continuously synchronizing with an internal clock CLK are written simultaneously in mini-arrays being different from each other, the two pieces of data read simultaneously from the different mini-arrays are outputted continuously synchronizing with the internal clock ICLK.例文帳に追加

シリアル−パラレル変換回路１４０は、内部クロックＩＣＬＫに同期して連続的に入力される複数のデータのうち、連続する２つのデータを互いに異なるミニアレイに同時に書き込み、異なるミニアレイから同時に読み出された２つのデータを内部クロックＩＣＬＫに同期して連続的に出力する。 - 特許庁

This signal generation device comprises a synchronization detecting circuit 14' for detecting a horizontal synchronizing signal in a video signal, and a frequency divider circuit 21 for generating a clock TGCLK of an arbitrary frequency for driving signal electrodes of the liquid crystal panel 20 by dividing a multiplied clock frequency of a fundamental frequency using the above horizontal synchronizing signal.例文帳に追加

ビデオ信号中の水平同期信号を検出する同期検出回路14′と、基本クロックを逓倍した逓倍クロックを、上記水平同期信号を用いて分周することで、液晶パネル20の信号電極を駆動するための任意周波数のクロックＴＧＣＬＫを生成する分周回路21とを備える。 - 特許庁

To provide a synchronizing clock generator that uses an oscillator with a comparatively low frequency so as to facilitate the circuit design or the like without the need for use of a clock signal(CLK) with an especially high frequency with respect to the generator of the clock signal used in an electronic equipment such as a printer.例文帳に追加

本発明はプリンタ装置等の電子機器内で使用するクロック信号の発生装置に関し、特に高い周波数のクロック信号（ＣＬＫ）を使用することなく、比較的低い周波数の発振器を使用し、回路設計等を容易にした同期クロック発生装置を提供するものである。 - 特許庁

The pointer processing apparatus 15 is equipped with: first synchronizing units 21, 24 to bring a reception frame synchronized with a first clock into synchronization with a second clock; and a first stuff processing unit 31 to perform stuff processing on the reception frame synchronized with the second clock in accordance with a value of a pointer byte included in the reception frame.例文帳に追加

ポインタ処理装置１５は、第１クロックに同期する受信フレームを第２クロックに同期させる第１同期化部２１、２４と、受信フレームに含まれるポインタバイトの値に応じて、第２クロックに同期する受信フレームのスタッフ処理を行う第１スタッフ処理部３１と、を備える。 - 特許庁

A synchronizing circuit according to the present invention accepts an input signal synchronized to a first clock, stores a state of the input signal to synchronize the input signal with a transition of a second clock, and then generates an output signal synchronized with the transition of the second clock.例文帳に追加

本発明による同期化回路は、第１クロックに同期された入力信号を受け入れて、前記入力信号が第２クロックの遷移に同期することができるように前記入力信号の状態を貯蔵した後、前記第２クロックの遷移に同期した出力信号を生成する。 - 特許庁

A flip-flop operating in synchronizing with an internal clock, aserting the strobe signal at the start of the clock and negating the strobe signal by the time of start of the next clock is produced and the flip-flop is output by way of a delay circuit having a delay time same as the delay element of the signal of an object to be inspected.例文帳に追加

内部クロックに同期して動作し、クロックの立ち上がりでストローブ信号をアサートし、次のクロックの立ち上がりまでにストローブ信号をネゲートするフリップフロップと、前記フリップフロップの出力を検査対象の信号の遅延要素と同じ遅延時間をもつ遅延回路を介して出力する。 - 特許庁

To provide a test method in which data is discriminated as defective data when phase difference between a reference clock and the data satisfies the prescribed conditions, in a semiconductor device in which a reference clock is outputted synchronizing with a read-out output of data, and this reference clock is used for delivery and reception of data.例文帳に追加

データの読み出し出力と同期して基準クロックを出力し、この基準クロックをデータの受渡しに供する半導体デバイスにおいて、基準クロックとデータとの間の位相差が所定の条件の満たすとき不良と判定する試験方法を提案する。 - 特許庁

In the digital phase-locked loop circuit, a second frequency divider 18 divides a predetermined master clock into 1/N stages according to first synchronizing control signals (c), (d) from a first phase comparator 10 and generates an output clock (g) having an M-fold frequency of a reference clock (a).例文帳に追加

このディジタル位相同期ループ回路において、第２の分周器１８は、第１の位相比較器１０からの第１の同期制御信号(c),(d)にしたがって所定のマスタ・クロックを１／Ｎに分周して基準クロック(a)のＭ倍の周波数を有する出力クロック(g)を生成する。 - 特許庁

A shift register synchronizing with an external clock or a clock generated from the clock and performing shift operation is provided in the scheduler circuit 2, a column access signal is stored in a latency corresponding position of the shift register during supply of a command during latency control from supply of the command to start of operation of a column system.例文帳に追加

スケジューラ回路２内に、外部クロックまたはそれから生成したクロックに同期しシフト動作するシフトレジスタを設け、コマンドの供給時からコラム系の動作開始までのレイテンシ制御時は、コマンドの供給時にシフトレジスタのレイテンシ対応位置にコラムアクセス信号を格納する。 - 特許庁

A phase shifting circuit 10 outputs a vertical synchronizing signal V2 as a vertical synchronizing signal V22 when a field determination signal SEL shows a high level, and outputs the vertical synchronizing signal V22 obtained by shifting the phase of the vertical synchronizing signal V2 for a half period of the read clock signal RCK 2 when the field determination signal SEL shows a low level.例文帳に追加

位相シフト回路１０は、フィールド判定信号ＳＥＬがハイレベルを示すときには垂直同期信号Ｖ２を垂直同期信号Ｖ２２として出力し、フィールド判定信号ＳＥＬがローレベルを示すときには垂直同期信号Ｖ２の位相を読み出しクロック信号ＲＣＫ２の半周期分シフトすることにより得られる垂直同期信号Ｖ２２を出力する。 - 特許庁

A signal transmission circuit 153 outputs an image signal to a power supply superposition circuit 18 in a period when a vertical synchronizing signal from a synchronizing signal generation circuit 14 is high and outputs a clock regeneration signal to the power supply superposition circuit 18 in a period when the vertical synchronizing signal is low.例文帳に追加

信号送信回路１５３は、同期信号発生回路１４からの垂直同期信号がＨＩＧＨの期間内では映像信号を電源重畳回路１８に出力し、垂直同期信号がＬＯＷの期間内ではクロック再生用信号を電源重畳回路１８に出力する。 - 特許庁

Receivers 30A to 30C for synchronizing with a transmitter 10 by adjusting the internal reference clock, on the basis of the clock information contained in the packet transmitted from the transmitter 10 do not adjust the internal reference clock, on the basis of the clock information contained in a received packet, when the packet is a retransmitted packet.例文帳に追加

送信機１０から送信されたパケットに含まれているクロック情報に基づいて内部基準クロックを調整することによって送信機１０との同期を取る受信機３０Ａ〜３０Ｃは、受信したパケットが再送されたパケットである場合、かかるパケットに含まれているクロック情報に基づいて内部基準クロックを調整しない。 - 特許庁

Thereby, even if the frequency of the clock signal is not made heightened, the image data ϕ3 can be output with the resolution higher than the one of the clock signal at the timing after a fixed time from the horizontal synchronizing signal ϕ2, so that the generation of the jitter can be inhibited.例文帳に追加

これにより、クロック信号の周波数を高めなくても、クロック信号よりも高い分解能で水平同期信号φ２から一定時間だけ経過したタイミングで画像データφ３を出力し、ジッタの発生を抑制できる。 - 特許庁

To provide an optical clock extracting apparatus which generates an optical clock signal synchronizing with a phase of an input data signal and having a uniformized amplitude by inputting an optical data signal with an amplitude jitter and a temporal jitter added thereto.例文帳に追加

振幅ジッタ、時間ジッタが加わった光データ信号を入力することで、入力データ信号の位相に同期した振幅の揃った光クロック信号を生成することのできる光クロック抽出装置を提供する。 - 特許庁

Since the bit string acquisition part 18 performs sampling and bit shift on any one of rise or fall of the clock (CK) to be inputted, when the clock is inverted, sampling timing, consequently, reference timing of the synchronizing circuit 10 changes.例文帳に追加

ビット列取得部１８は、入力されるクロック（ＣＫ）の立ち上がりまたは立ち下がりのいずれか一方でサンプリングおよびビットシフトを行うから、クロックが反転すると、サンプリングタイミングひいては同期回路１０の基準タイミングが変化する。 - 特許庁

Then the signal is regenerated from the magneto-optical disk 100 through synchronizing with the regenerative clock, in which the delay quantity is changed and delay quantity of the regenerative clock by which an error rate of the regenerative signal becomes lower than 1×10-5, is obtained.例文帳に追加

そして、遅延量を変化させた再生クロックに同期して光磁気ディスク１００から信号を再生し、その再生した再生信号のエラーレートが１×１０^-5よりも低くなる再生クロックの遅延量を求める。 - 特許庁

A horizontal synchronizing signal in a laser beam system is inputted into counter circuits B807, C808 as a clock signal, and a driving pulse signal of a pulse motor for driving a regist roller is inputted into a counter circuit A806 as a clock signal.例文帳に追加

カウンタ回路Ｂ８０７，Ｃ８０８にはクロック信号としてレーザビーム方式における水平同期信号が入力され、カウンタ回路Ａ８０６にはクロック信号としてレジローラ駆動用のパルスモータの駆動パルス信号が入力されている。 - 特許庁

To provide a clock generating device which can generate a clock synchronizing with a signal being hard to synchronize owing to low appearance frequency of the pulse under situation in which signals having different frequencies each other are mixed.例文帳に追加

互いに異なる周波数を有する信号が混在する状況下、そのパルスの出現頻度が低いために同期をとることが困難な信号に同期したクロックを生成することのできるクロック生成装置を提供する。 - 特許庁

In obtaining the sensor data of respective light receiving elements formed by a pair of line sensors of the AF sensor from the AF sensor, a CPU imparts the clock pulses of the prescribed period to the AF sensor and has the sensor data outputted therefrom by synchronizing the same with the clock pulses.例文帳に追加

ＡＦセンサの一対のラインセンサにより生成された各受光素子のセンサデータをＡＦセンサから取得する際にＣＰＵはＡＦセンサに所定周期のクロックパルスを与え、クロックパルスに同期させてセンサデータを出力させる。 - 特許庁

The clock CK2 synchronized to the analog video signal and a horizontal synchronizing signal HD2 are stored on memories 21 and 22 at timing of the clock CK3 and a read control circuit 24 controls the read of the memory 12 corresponding to the outputs of the memories 21 and 22.例文帳に追加

アナログ映像信号に同期したクロックＣＫ２及び水平同期信号ＨＤ２はクロックＣＫ３タイミングでメモリ２１，２２に記憶し、読み出し制御回路２４は、メモリ２１，２２出力でメモリ１２の読出しを制御する。 - 特許庁

To provide a data processing circuit, an image processor, and a data processing method for synchronizing data to be input in the timing of both edges of an input clock with an internal clock while achieving line isochronism by simple configurations.例文帳に追加

簡易な構成により、入力クロックに対して両エッジのタイミングで入力されるデータを、ライン等時性を実現しつつ、内部クロックに同期させるデータ処理回路、画像処理装置、及び、データ処理方法を提供すること。 - 特許庁

A phase synchronizing circuit 10 is provided with a synchronizing loop circuit 12 equipped with a phase comparator 14, a voltage control oscillator 18 and a variable frequency-divider 20 for 1/n frequency-dividing and outputting a clock signal f_VCO output by the voltage controlled oscillator 18.例文帳に追加

位相同期回路１０は、位相比較器１４と、電圧制御発振器１８と、電圧制御発振器１８の出力したクロック信号ｆ_ＶＣＯを１／ｎ分周して出力する可変分周器２０とを備えた同期ループ回路１２を有する。 - 特許庁

An A/D converter 33 converts an inputted analog video signal A into a digital video signal A according to an H-synchronizing signal A and a V-synchronizing signal A from a synchronization separator 35 and a clock A and outputs it to a signal superimposing unit 16.例文帳に追加

Ａ／Ｄ変換部３３は、入力されたアナログ映像信号Ａを、同期分離部３５からのＨ同期信号Ａ、Ｖ同期信号ＡおよびクロックＡにより、ディジタル映像信号Ａに変換し、信号重畳部１６に出力する。 - 特許庁

Thus, a clock signal, having the prescribed frequency (the frequency in which the frequency of the vertical synchronizing signal is multiplied by the number of clocks per one vertical period, including the blanking part of the fixed element display device) synchronized with the vertical synchronizing signal, is obtained.例文帳に追加

このことにより垂直同期信号に同期した所定の周波数（垂直同期信号の周波数に固定素子表示デバイスのブランキング部を含めた１垂直期間当たりのクロック数を乗じた周波数）のクロック信号を得る。 - 特許庁

A rotation synchronizing signal synchronizing accurately with rotation of the disk is obtained by a disk rotation means 124 rotating the disk, an information playback means 121 playing back information already recorded in the disk and outputting an information playback signal, a clock generating means 102 generating a demodulation clock, and a PLL circuit operated so that a frequency dividing signal of the demodulation clock is phase-synchronized with a FG signal.例文帳に追加

ディスクを回転させるディスク回転手段１２４と、ディスクに既記録されている情報を再生し情報再生信号を出力する情報再生手段１２１と、復調クロックを生成するクロック生成手段１０２と、復調クロックの分周信号がＦＧ信号と位相同期するよう動作するＰＬＬ回路１０７とによってディスク回転に正確に同期した回転同期信号を得る。 - 特許庁

For synchronizing with a high accuracy clock 1 having a low frequency output, PLL circuits 21, 22, 23, 24, 25 and 26 having added a circuit 20 controlling a frequency dividing ratio are used.例文帳に追加

低い周波数出力をもつ高精度時計１に同期をとるため、分周率を制御する回路２０を付加したＰＬＬ回路２１、２２、２３、２４、２５、２６を用いる。 - 特許庁

A time pulse signal (1 PPS) approximately synchronizing with a time of a positioning system which is obtained by a positioning operation, is operationally brought to synchronize with the measurement clock (40 MHz) in phase.例文帳に追加

測位演算により求めた測位系の時刻に略同期した時刻パルス信号（１ＰＰＳ）と計測用クロック（４０ＭＨｚ）を演算上位相同期させる。 - 特許庁

Also, the number of circuits operating synchronizing with a clock are reduced by controlling data with one bit unit, the reduction of noise causing trouble at a high-speed processing time can be realized.例文帳に追加

また、データを１ビット単位で制御することで、クロック同期動作する回路を低減し、高速処理時に問題となるノイズの低減を実現することができる。 - 特許庁

To provide a satellite clock synchronizing system in which GPS information can be efficiently distributed to base station devices by a private radio exchange system and clocks can be synchronized in the base station devices.例文帳に追加

私設無線交換システムで各基地局装置に効率的にＧＰＳ情報を分配して各基地局装置でクロック同期できる衛星クロック同期システムを提供する。 - 特許庁

To provide a synchronizing source signal changeover circuit that selects and switches any of the clock signals supplied from each of transmission lines to generate an in-device frame signal.例文帳に追加

複数の伝送路の各各から供給されるクロック信号の一つを選択・切り替えして装置内フレーム信号を生成する同期源信号切替回路を提供する。 - 特許庁

A pulse generating circuit 22 generates a pulse CKP synchronizing with a clock CLKint, this pulse is delayed by a delay circuit 23 by a time A and inputted to a delay element chain 24.例文帳に追加

パルス発生回路２２は、クロックＣＬＫintに同期してパルスＣＫＰを発生し、これが遅延回路２３により時間Ａだけ遅延されて遅延素子チェーン２４に入力される。 - 特許庁

To display an image normally in an image display part by synchronizing output clocks outputted from respective processors for image processing, with one another in clock units.例文帳に追加

各画像処理用プロセッサから出力される出力クロック間の同期をクロック単位でとることにより、画像表示部において正常に画像を表示することができる。 - 特許庁

Respective receiving parts 31 to 33 read out respectively single music data stored in a second FIFO memory synchronizing with respective frequency dividing clock signals CLKd1 to CLKd3.例文帳に追加

各受信部３１〜３３は、第２ＦＩＦＯメモリに記憶した単体音楽データを各分周クロック信号ＣＬＫｄ１〜ＣＬＫｄ３に同期してそれぞれ読み出す。 - 特許庁

Since a clock synchronizing circuit is arranged on the post stage of a decising feedback type equalizer, the effect off code-code interference is suppressed to a minimum in CLK extraction.例文帳に追加

判定帰還形等化器の後段にクロック同期回路が配置した結果、ＣＬＫ抽出において符号間干渉の影響を最小限に抑えることができる。 - 特許庁

A control section 5 in this phase adjustment device sets a frequency division ratio, at which a clock signal generating section 1 applies frequency division to a horizontal synchronizing signal to a value different from a predetermined reference value.例文帳に追加

制御部５は、クロック信号生成部１が水平同期信号を分周する際の分周比を予め定められた基準値とは異なる値に設定する。 - 特許庁

Number of edges of radio reception signals for a prescribed time is counted by not oscillating a main clock 27 but oscillating only a sub block 28 to discriminate a bit synchronizing signal with rough accuracy.例文帳に追加

メインクロック２７を発振させず、サブクロック２８のみを発振させて、一定時間の無線受信信号のエッジの個数をカウントし、ビット同期信号を粗い精度で判定する。 - 特許庁

To prevent the deterioration of processing capability due to a low frequency even when the frequency of a synchronizing clock signal is variable, and to suppress power consumption.例文帳に追加

同期クロック信号の周波数が可変な場合、低周波数とされても、処理能力の低下を防止するとともに、電力消費を抑制することができるようにする。 - 特許庁

To provide a semiconductor memory device and a data transmission system that operate in synchronization with a high speed system clock even though a synchronizing circuit such as DLL or PLL is not used.例文帳に追加

ＤＬＬやＰＬＬなどの同期回路を用いなくとも高速なシステムクロックに同期して動作する半導体記憶装置及びデータ伝送システムを提供する。 - 特許庁

In such a way the address signal Ai read from synchronized part 10 by synchronizing with clock signal CK is retained in FF 24 and 25 according to the timing of address entrapment permission signal EN.例文帳に追加

これにより、シンクロナイズ部１０でクロック信号ＣＫに同期して読み取られたアドレス信号Ａｉが、アドレス取込信号ＥＮのタイミングに従ってＦＦ２４，２５に保持される。 - 特許庁

To achieve a smooth frequency change without disturbing a synchronizing state even when a clock frequency on a bus is changed and to obtain efficient bus operation.例文帳に追加

本発明の課題バス上のクロック周波数が変化しても同期状態が乱れることなく円滑な周波数変更を実現でき、効率的なバス運用を得る。 - 特許庁

Main scan line synchronism variation control is performed by varying timing of a main scan line synchronizing signal, pulse-width, start timing of a driving clock of the CCD 303, etc.例文帳に追加

主走査ライン同期の変動制御は、主走査ライン同期信号のタイミング、パルス幅、ＣＣＤ３３の駆動クロックの開始タイミングなどを変動させることにより行なう。 - 特許庁

To provide a technology for synchronizing a clock, used inside an LSI mounted on a processor card among LSIs of respective processor cards in a multiprocessor system.例文帳に追加

マルチプロセッサシステムにおいて、プロセッサカードに搭載されるＬＳＩの内部で使用されるクロックを、各プロセッサカードのＬＳＩの相互間で同期化させる技術にを提供すること。 - 特許庁

For a blanking period, plural input pulses S11b are inputted to the scanning signal circuit 14 synchronizing with a high speed clock signal S11c, and an input pulse S11b is shifted up to a blanking position.例文帳に追加

ブランキング期間では、複数の入力パルスS11bが高速のクロック信号S11cに同期して走査信号回路14へ入力され、ブランキングの位置まで入力パルスS11bが移動する。 - 特許庁

A synchronizing stream broadcasted by a broadcasting station is used to share a clock among the broadcasting station, the stream distribution apparatus and the stream receiving apparatus.例文帳に追加

本発明では、放送局の放送する同期用ストリームを使うことで、放送局とストリーム配信装置とストリーム受信装置との間でクロックを共有することを実現する。 - 特許庁